半导体装置的接收器电路的制作方法
【专利说明】半导体装置的接收器电路
[0001]相关申请的交叉引用
[0002]本申请主张在2014年7月7日向韩国知识产权局提出的申请号为10-2014-0084574的韩国申请的优先权，在此通过引用将其整体并入此文。
技术领域
[0003]各种实施例涉及半导体装置，尤其涉及半导体装置的接收器电路。
【背景技术】
[0004]半导体装置包括接收器电路，以从半导体装置的外接收数据。
[0005]为了提升半导体装置的性能，接收器电路可能需要被设计成对输入噪音不敏感并且以低电流操作，以拥有高接收效率。
【发明内容】
[0006]在本发明一实施例中，一种半导体装置的接收器电路可以包括:锁存单元，该锁存单元被配置成根据通过差分输入端子输入的二数据之间的差来改变差分输出端子的逻辑电平；以及复位单元，该复位单元被配置成通过响应于控制信号而选择性复位第一和第二中间节点来执行均衡功能。该半导体装置的接收器电路也可以包括控制单元，该控制单元被配置成根据复位条件和先前输入数据来产生控制信号。
[0007]在本发明一实施例中，一种半导体装置的接收器电路可以包括:锁存单元，该锁存单元包括差分输入端子和差分输出端子；以及控制单元，该控制单元被配置成根据先前数据选择性复位被耦接在输入端子与输出端子之间的第一和第二中间节点。
[0008]在本发明一实施例中，一种半导体装置的接收器电路可以包括:锁存单元，该锁存单元被配置成根据通过差分输入端子输入的第一数据与第二数据之间的差来改变差分输出端子的逻辑电平；以及反馈信号发生单元，该反馈信号发生单元被配置成将通过锁存差分输出端子的输出而获得的信号输出作为差分反馈信号。该半导体装置的接收器电路也可以包括复位单元，该复位单元被配置成响应于控制信号而通过选择性复位第一和第二中间节点来执行均衡功能；以及控制单元，该控制单元被配置成响应于差分反馈信号和时钟信号而产生控制信号。
【附图说明】
[0009]图1是根据一实施例的半导体装置的接收器电路的表现的电路图。
[0010]图2是根据一实施例的半导体装置的接收器电路的表现的电路图。
[0011]图3是用于说明图2的接收器电路的操作的波形图。
[0012]图4图示系统的示例的表现的框图，该系统采用了根据上述关于图1?3所讨论的实施例的接收器电路。
【具体实施方式】
[0013]在下文中将通过多种实施例参考附图来如下描述根据本发明的半导体装置的接收器电路。
[0014]多种实施例可以涉及能够提高接收效率和减少电流消耗的半导体装置的接收器电路。
[0015]参考图1，接收器电路100，例如根据本发明实施例的半导体装置，可以包括锁存单元200和复位单元300，接收器电路还可以包括均衡单元400和反馈信号发生单元500。
[0016]锁存单元200可以被配置成改变差分输出端子LAT/LATB的逻辑电平。当时钟信号CLK被激活到高电平(例如，电压电平和/或逻辑电平)时，所述逻辑电平的变化可以根据通过差分输入端子IN/INB接收(例如，第一输入端子IN和第二输入端子INB)的两个数据或两个或更多的数据(例如，第一数据和第二数据)之间的差来实施。
[0017]当时钟信号CLK被去激活到低电平(例如，电压电平和/或逻辑电平)时，锁存单元200和接地端子GND可以彼此去耦。
[0018]锁存单元200可以用交叉耦接锁存器实行，并且可以包括第一至第八晶体管201至 208。
[0019]第一晶体管201和第三晶体管203可以分别被親接在电源供应端子VDD与差分输出端子LAT/LATB之间(例如，第一输出端子LAT和第二输出端子的LATB)。
[0020]第二晶体管202的源极和漏极可以分别耦接到第一晶体管201的栅极和第三晶体管203的栅极。
[0021]第二晶体管202的栅极可以被配置成接收时钟信号CLK。
[0022]第四晶体管204和第五晶体管205可以分别被親接在差分输出端子LAT/LAB与中间节点MIDB/MID之间(例如，第一中间节点MIDB和第二中间节点MID)。
[0023]中间节点MIDB/MIB可以包括在输出端子与输入端子之间(也就是，在差分输出端子的LAT/LATB与差分输入端子IN/INB之间)的节点，。
[0024]例如，中间节点MIDB/MIB可以包括第一节点MIDB和第二节点MIB，该第一节点MIDB被耦接在输出端子LAT与输入端子IN之间，该第二节点MID被耦接在输出端子LATB与输入端子INB之间。
[0025]第六晶体管206与第七晶体管207可以分别被耦接至中间节点MIDB/MID。
[0026]差分输入端子IN/INB可以分别被耦接至第六和第七晶体管206和207的栅极。
[0027]第八晶体管208的漏极可以共同连接到第六和第七晶体管206和207的源极。
[0028]第八晶体管208的栅极可以被配置成接收时钟信号CLK，第八晶体管208的源极可以被耦接到接地端子GND。
[0029]复位单元300可以被配置成当时钟信号CLK被去激活时将差分输出端子LAT/LATB与中间节点MIDB和MID复位到电源供应端子VDD的电平。
[0030]复位单元300可以包括第一至第四晶体管301至304。
[0031]第一晶体管301和第二晶体管302可以分别被親接在电源供应端子VDD与差分输出端子LAT/LATB之间。
[0032]第三晶体管303和第四晶体管304可以分别被耦接在电源供应端子VDD与中间输出端子MIDB/MIB之间。
[0033]第一晶体管301的栅极可以耦接到第三晶体管303的栅极。该第三晶体管303的栅极可以被配置成接收时钟信号。
[0034]第二晶体管302的栅极可以耦接到第四晶体管304的栅极。该第四晶体管304的栅极可以被配置成接收时钟信号。
[0035]均衡单元400可以被配置成响应于差分反馈信号FEED/FEEDB而通过调整差分输出端子LAT/LATB的电压电平来执行均衡功能。
[0036]均衡单元400可以包括第一至第三晶体管401至403。
[0037]差分输出端子LAT/LATB可以分别耦接到第一和第二晶体管401和402。
[0038]第一晶体管401的栅极可以被配置成接收差分反馈信号FEED/FEEDB的反馈信号FEED，第二晶体管402的栅极可以被配置成接收差分反馈信号FEED/FEEDB的反馈信号FEED ο
[0039]第三晶体管403的漏极可以共同耦接到第一晶体管401的源极和第二晶体管402的源极，第三晶体管403的源极可以被耦接到接地端子GND。第三晶体管403的栅极可以被配置成接收时钟信号CLK。
[0040]反馈信号发生单元500可以被配置成产生通过锁存先前输入数据而获得的信号(也就是，通过锁存差分输出端子LAT/LATB的输出而获得的信号)作为差分反馈信号FEED/FEEDBο
[0041 ] 反馈信号发生单元500可以包括第一至第四反相器501、502、505、和508与第一至第四晶体管503、504、506、和507。
[0042]第一和第二反相器501和502可以被配置成反相并输出差分输出端子LAT/LATB的逻辑电平。
[0043]第三反相器505和第一到第四晶体管503、504、506、和507可以被配置成响应于差分输出端子LAT/LATB的逻辑电平和信号LAT1B和LAT1的逻辑电平而改变差分反馈信号FEED/FEEDB的电平，信号LAT1B和LAT1的逻辑电平通过反相差分输出端子的LAT/LATB的逻辑电平而获得。
[0044]例如，第一晶体管503的栅极和第三晶体管506的栅极可以分别从差分输出端子的LAT/LATB接收信号。第二晶体管504的栅极和第四晶体管507的栅极可以分别接收信号LAT1和LAT1B。第三反相器505的输入可以被耦接在第一晶体管503与第二晶体管504之间。第三反相器505的输出可以被耦接在第三和第四晶体管506与507之间。第一晶体管503和第三晶体管506也可以被耦接到电源供应端子VDD。第二晶体管504和第四晶体管507可以耦接到接地端子GND。
[0045]参考图2，根据一实施例的半导体装置的接收器电路101可以包括锁存单元200、复位单元700、反馈信号发生单元800、和控制单元900。
[0046]锁存单元200可以被配置成改变差分输出端子LAT/LATB的逻辑电平。当时钟信号CLK被激活到高电平时，所述逻辑电平的变化可以根据通过差分输入端子IN/INB接收的两个数据或两个或更多的数据之间的差来实施。
[0047]当时钟信号CLK被去激活到低电平时，锁存单元200和接地端子GND可以彼此去親。
[0048]锁存单元200可以用交叉耦接锁存器实现，并且可以包括第一至第八晶体管201至 208。
[0049]第一晶体管201和第三晶体管203可以被分别親接在电源供应端子VDD与差分输出端子的LAT/LATB之间。
[0050]第二晶体管202的源极和漏极可以分别耦接到第一晶体管201的栅极和第三晶体管203的栅极。
[0051]第二晶体管202的栅极可以被配置成接收时钟信号CLK。
[0052]第四晶体管204和第五晶体管205可以分别被親接在差分输出端子LAT/LAB与中间节点MIDB/MID之间。
[0053]中间节点MIDB/MIB可以包括在输出端子与输入端子之间(也就是，在差分输出端子LAT/LATB与差分输入端子IN/INB之间)的节点。
[0054]第六