多模分频器的制造方法
【技术领域】
[0001]本发明涉及一种分频器。
【背景技术】
[0002]现代通信1C通常集成高频电路以便产生用于接收和发送数据的本地振荡器。最普遍的架构包括LC-VC0 (具有LC谐振回路的压控振荡器)，其中在PLL中使用高频信号以便产生精准、低噪声时钟信号。VC0的振荡频率通常较高，这是由于它允许紧凑设计的LC谐振回路并且通过随后进行分频来实现较低噪声。
[0003]将从VC0输出的信号引入PLL的电路通常是灵敏、大功耗的缓冲器或分频器。设计这种电路的主要困难在于所需要的与VC0谐振回路的直接连接可能导致质量、噪声恶化，同时影响VC0的中心频率。此夕卜，在VC0输出处的信号共模(common-mode)可能在缓冲器方面产生复杂性增加和降低性能的问题。
[0004]第二考虑在于需要对信号进行分频。VC0可以产生的频率范围是有限的。因此，现代多频带收发机使用分频器来扩展VC0频率的范围。在访问接收机或发送机组块之前，并行使用不同分频器需要使用附加复用器和缓冲器来组合不同频率分支。所有这些因素导致更大且更复杂的高频电路，这意味着较高的电流消耗和较大的硅面积。
[0005]不同电路和拓扑可用于进行分频。具有堆叠差分对(stacked differentialpairs)的共模逻辑(CML)单元通常用于差分操作的特定情况。多种CML触发器一起连接成环路以便获得所需的频分。堆叠差分对使用每对的给定输入直流(DC)电平(例如，共模)，使得操作点是正确的并且分频器可以实现优化性能。
[0006]在一些其它情况下，驱动信号是数字轨到轨(或轨-轨)电平，所用技术足够快，以应对没有限定的偏置点。在其它情况下，使用附加缓冲器或偏置电路。然而，这对于压控振荡器(VC0)的输出处的应用呈现处主要限制。由于不必使分频器和VC0增益级的工作点对准，且VC0输出处的摆幅不必是轨到轨的，必须增加一些附加电路(如缓冲器或偏置网络)。这些附加电路可能导致分频器和VC0本身性能恶化。
【发明内容】
[0007]公开了分频器的多个实施例。在一个实施例中，一种分频器包括时钟晶体管器件(clocking transistor devices)、存储器晶体管电路、写入晶体管器件和电流源偏置。时钟晶体管器件在分频器的输入处接收具有第一频率的差分输入信号。存储器晶体管电路基于来自时钟晶体管器件的差分输入信号来存储信号。写入晶体管器件产生在输出端子处可用的已分频信号。电流源偏置被耦接到时钟晶体管器件。电流源偏置施加偏置电流以使分频器适配于分频器输入处的共模。还公开了分频器的其它实施例。
[0008]还公开了多频带通信电路的实施例。在一个实施例中，多频带通信电路包括高频电压控制振荡器(VC0)、多模分频器和多频带收发机。高频VC0输出高频时钟信号。多模分频器包括与电压源耦接的电流源偏置。多频带收发机被耦接到多模分频器的输出。还描述了多频带通信电路的其它实施例。
[0009]还描述了方法的实施例。在一个实施例中，所述方法控制多模偏置分频电路(mult1-modulus biased divider circuit)。所述方法的实施例包括:在多模分频器处接收输入信号。所述方法还包括向多模分频器的电源电压线施加第一电流源偏置，以便输出相对于输入信号具有第一分频频率的第一输出信号。所述方法还包括:向多模分频器的电源电压线施加第二电流源偏置，以便输出相对于输入信号和第一分频频率具有第二分频频率的第二输出信号。还描述了所述方法的其它实施例。
[0010]根据结合附图的以下详细描述，将清楚根据本发明的其它实施例，其中附图示意性地示出了本发明的原理。
【附图说明】
[0011]图1描述了信号分频系统的一个实施例的示意框图。
[0012]图2描述了 Razavi拉扎维分频器的示意电路图。
[0013]图3描述了与图2的拉扎维分频器相关的输入和输出信号的信号波形图。
[0014]图4描述了用于进行除以2的分频的偏置分频电路的一个实施例的示意电路图。
[0015]图5描述了用于进行除以4的分频的具有主分频器和从分频器的偏置分频电路的另一实施例的不意电路图。
[0016]图6描述了与图5的偏置分频器相关的输入和输出信号的信号波形图。
[0017]图7描述了用于进行除以6的分频的具有主分频器和从分频器的偏置分频电路的另一实施例的不意电路图。
[0018]图8描述了与图7的偏置分频电路相关的输入和输出信号的信号波形图。
[0019]图9描述了多模偏置分频电路的一个实施例的不意电路图。
[0020]图10描述了用于控制图9的多模偏置分频电路的方法的一个实施例的流程图。[0021 ] 贯穿本说明书，使用相同附图标记来表示相同元件。
【具体实施方式】
[0022]将容易理解，可以在多种的不同配置中排列和设计文中概述的和在附图中示出的实施例的组件。因此，在附图中所示的多种实施例的以下详细描述不是为了限制本公开的范围，而仅是多种实施例的表示。尽管在附图中呈现了实施例的多个方面，但是除非明确说明，否则附图并不是必须地按比例绘制的。
[0023]本发明可以表现为其它具体形式，而不脱离其精神或其本质特征。所述实施例应在各方面理解为仅是说明性的，而不是限制性的。因此，本发明的范围是由所附权利要求表示的，而不是通过这些细节描述表示的。在权利要求的等价物的意义和范围内的所有改变都应包含在本发明的范围内。
[0024]贯穿本说明书，对特征、优点或相似语言的引述并不表示通过本发明应实现的所有特征和优点应该或确实在任何单个实施例中。相反地，涉及特征和优点的语言应理解为意味着结合实施例所述的特定特征、优点或特点包括在本发明的至少一个实施例中。因此，贯穿本说明书，对特征和优点的描述及相似的语言可以且非必要地指代相同的实施例。
[0025]此外，本发明的所述特征、优点及特点可以以任何合适的方式结合在一个或多个实施例中。本领域技术人员将理解，根据文中的描述，可以在不具有特定实施例的一个或多个具体特征或优点的情况下来实施本发明。在其它情况下，在没有出现在本发明所有实施例中的特定实施例中，可以识别附加特征和优点。
[0026]贯穿本说明书，对“一个实施例”、“一种实施例”或相似语言的引述意味着结合所表明的实施例所述的特定特征、结构、或特点包括在至少一个实施例中。因此，贯穿本说明书，词组“在一个实施例中”、“在一种实施例中”及相似语言可以且非必要地指代相同实施例。
[0027]尽管这里描述了许多实施例，然而所述实施例的至少一部分执行适合于在高频LC-VC0的输出处进行分频的电路。该电路的实施例包括针对可以组合在单个组块中的多个分频因子(divis1n factor)的差分CMOS分频器拓扑。该电路的实施例还可以用作通用紧凑型分频器。
[0028]分频器具有自动与大范围驱动信号的共模相适配的差分输入。分频器使用具有相对较小幅值的输入信号以及具有轨-轨数字幅值的输入信号。
[0029]在一些实施例中，该电路以较低或最小输入电容来组合允许不同分频因子的不同拓扑变型。这使得该电路便于在多频带通信电路中低噪声高频LC-VC0的储能(tank)之后立刻进行分频。
[0030]分频器还可以用作PLL以及其它频率或时钟产生电路中的构造组块，在这些频率或时钟产生电路中，可以使用不同模式下的分频。例如，可以控制一些实施例以便根据需要执行因子为2、4、和/或6的分频。其它实施例可以实现其它分频因子，或其它分频因子的组合。这样可以避免需要单独的分频器、RF缓冲器和可能在其它电路中使用的RF复用器。
[0031]这里所述的分频电路的实施例有利地在非常紧凑的组块(硅区域的形式)中执行分频功能。该分频器能够以较低功率和较低相位噪声在高速(例如，GHz)下进行操作。因此，分频器可以用于直接减小在VC0输出处的频率，这样允许大幅降低PLL的高频组块的电流消耗。
[0032]图1描述了信号分频器系统100的一个实施例的示意框图。所示信号分频器系统100包括VC0 102、分频器104和控制器106。尽管所示信号分频器系统100被示出具有特定组件并在这里被描述为具有特定功能，然而信号分频器系统的其它实施例可以包括用于执行相同或相似功能的不同数目的组件。
[0033]通常，VC0 102产生具有已知频率的信号。分频器104被耦接到VC0 102的输出，根据从VC0 102输出的原始信号导出已分频信号。由分频器104输出的已分频信号的频率可以是由VC0 102输出的原始