实现增强抗干扰能力的迟滞电路结构的制作方法

文档序号:9581354阅读:689来源:国知局
实现增强抗干扰能力的迟滞电路结构的制作方法
【技术领域】
[0001]本发明涉及模数转换技术领域,尤其涉及模数转换的迟滞生成技术领域,具体是指一种实现增强抗干扰能力的迟滞电路结构。
【背景技术】
[0002]迟滞电路(HysteresisCircuit),也称为斯密特触发器(Schmitt TriggerCircuit),因其能消除噪声而获得广泛应用,在模-数转换电路中,为了实现更好的抗干扰能力,要求输入阈值有比较大的迟滞窗口,传统迟滞电路中一般通过增大上拉电流的方法来实现大的迟滞窗口,这种实现方法不仅需要较高的成本,而且芯片(电路)的功耗比较大。
[0003]在集成电路中,常常存在如图1所示的模数转换电路,其输入信号为连续变化的模拟信号,输出为离散的数字信号:低电平(用“0”表示)和高电平(用“1”表示),即当输入大于正向阈值电压(vINH)时输出为1状态,输入小于负向阈值电压(VINJ时输出为0状
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[0004](1)当VINH = VINL时,此时迟滞窗口(VINH-VINJ为零,如图2所示,若在输入阈值电压附近存在干扰,则输出信号会受到干扰的影响,抗干扰能力差。
[0005](2)当νΙΝΗ>νΙΝ?,此时迟滞窗口为νΙΝΗ-νΙΝ?,如图3所示,若输入在vINH或νΙΝ?附近存在干扰,由于迟滞窗口的存在,输出信号受到干扰的影响会大大减小,抗干扰能力得到提闻。
[0006]由以上可知,较大的迟滞窗口可以提高模-数转换电路的抗干扰能力,且迟滞窗口越大,抗干扰能力越强。
[0007]传统迟滞电路的基本原理如图4所示。
[0008]传统迟滞电路的基本构成为:输入控制管(匪1)、开关控制管(匪2和ΡΜ1)、两个电流源⑴和12)以及反相器。
[0009]传统迟滞电路的工作原理为:ΙΝ端(输入端)初始为低电平,匪1、匪2截止,WUW2为高电平,OUT端为低电平,PM1导通,此时上拉电流为I = ?!+Ι2,随着输入端电压增加,只有当匪1的下拉电流大于等于I时,W1才为低电平,在VBIAS (外部偏置电压)作用下,匪2导通,W2为低电平,反相后OUT端(输出端)翻转为高电平,PM1关断,上拉电流减小为
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[0010]当IN端电压从高电平逐渐降低时,上拉电流为Ii,只有当IN下降至匪1电流小于等于Ii时,匪1开始关断,WUW2才变为高电平,OUT端翻转为低电平。
[0011]传统迟滞电路的具体电路结构如图5所示。
[0012]分析:
[0013]PM1构成电流源I1; PM2构成电流源12,开始时IN端为低电平,匪1、匪2截止,W2为高电平,经buffer (缓冲器)缓冲后W3为高电平,反相后输出一个低电平信号打开PM3,此时上拉电流为I = Ii+I2,随着输入端电压增加,匪1导通,只有当匪1的下拉电流大于等于I时,W1才会翻转为低电平,在BIAS2的作用下,匪2导通,W2为低电平,OUT端翻转为高电平,PM3关断,上拉电流减小为1:。
[0014]当IN端电压从高电平逐渐降低时,上拉电流为L,当IN下降至匪1电流小于等于Ii时,Wl、W2变为高电平,OUT端信号发生翻转。
[0015]由以上可知,在输入电压上升时,上拉电流I = l!+I2,上拉能力比较强,开启匪1的正向阈值电压比较高,在输入电压下降时,上拉电流I = Ii,上拉能力较弱,关断匪1的负向阈值电压较小,要实现大的迟滞窗口,要求12要比Ii大很多,这样会增大芯片(电路)的功耗和面积,从而增加芯片的成本。
[0016]传统迟滞电路的缺点:
[0017]在传统迟滞电路中,为了实现较大的迟滞窗口,需要增大两个电流源的面积比,这会带来芯片(电路)面积大、功耗大及芯片成本高等问题。

【发明内容】

[0018]本发明的目的是克服了上述现有技术的缺点,提供了一种能够通过采用小电流源作为上拉电流源、通过高压管和低压管的选通分别实现正向阈值电压和负向阈值电压、提高输入电压迟滞窗口、增强电路抗干扰能力、大大降低电路功耗、减小电路面积、具有更广泛应用范围的实现增强抗干扰能力的迟滞电路结构。
[0019]为了实现上述目的,本发明的实现增强抗干扰能力的迟滞电路结构具有如下构成:
[0020]该实现增强抗干扰能力的迟滞电路结构,其主要特点是,所述的电路结构包括:
[0021]输入控制模块、开关控制模块、电流源和第一反相器,所述的输入控制模块包括:
[0022]第一输入兀件,该第一输入兀件的第一端输入电路总输入电压,该第一输入兀件用以当所述的电路总输入电压高于第一阈值电压时将该第一输入元件的第二端和接地端导通,以及当所述的电路总输入电压低于第一阈值电压时将第一输入元件的第二端和接地端截止;
[0023]第二输入兀件,该第二输入兀件的第一端输入电路总输入电压,该第二输入兀件用以当所述的电路总输入电压高于第二阈值电压时将该第二输入元件的第二端和接地端导通,以及当所述的电路总输入电压低于第二阈值电压时将第二输入元件的第二端和接地端截止,所述的第一阈值电压高于第二阈值电压;
[0024]所述的开关控制模块包括:
[0025]第五M0S管,该第五M0S管的栅极输入第三外部偏置电压,该第五M0S管的第一端分别连接所述的电流源的输出端和所述的第一反相器的输入端,所述的第一反相器的输出端输出电路总输出电压;
[0026]第三M0S管,该第三M0S管连接于所述的第一输入元件的第二端与所述的第五M0S管的第二端之间,该第三M0S管的栅极输入电路总输出电压的反向电压;
[0027]第四M0S管,该第四M0S管连接于所述的第二输入元件的第二端与所述的第五M0S管的第二端之间,该第四M0S管的栅极输入电路总输出电压。
[0028]较佳地,所述的第一输入元件为第一 NM0S管,所述的第二输入元件为第二 NM0S管。
[0029]较佳地,所述的第三M0S管为第三NM0S管,所述的第四M0S管为第四NM0S管。
[0030]较佳地,所述的第三M0S管为第三PM0S管,所述的第四M0S管为第四PM0S管。
[0031]较佳地,所述的第五M0S管为第五NM0S管。
[0032]较佳地,所述的电流源包括第一 PM0S管和第二 PM0S管,所述的第一 PM0S管的栅极输入第一外部偏置电压,所述的第二 PM0S管的栅极输入第二外部偏置电压,所述的第一PM0S管通过所述的第二 PM0S管与所述的第五M0S管的第一端相连接。
[0033]较佳地,所述的电流源包括第一 PM0S管,所述的第一 PM0S管的栅极输入第一外部偏置电压,所述的第一 PM0S管与所述的第五M0S管的第一端相连接。
[0034]较佳地,所述的第三M0S管、第四M0S管和第五M0S管均为高压隔离M0S管。
[0035]较佳地,所述的第一反相器为施密特触发器。
[0036]较佳地,所述的电路结构还包括第二反相器,所述的第一反相器的输出端通过所述的第二反相器与所述的第三M0S管的栅极相连接。
[0037]采用了该发明中的实现增强抗干扰能力的迟滞电路结构,具有如下有益效果:
[0038](1)本发明采用高压管开启的方式实现正向阈值电压,采用低压管关断的方式实现负向阈值电压,采用小电流源即能实现即使上拉电流很小时,也具有较大的迟滞窗口 ;
[0039](2)本发明中采用小的上拉电流源,在增强芯片的抗干扰能力的同时,大大降低了芯片(电路)功耗,减小了芯片(电路)面积,成本,具有更广泛的应用范围。
【附图说明】
[0040]图1为模数转换过程的示意图。
[0041]图2为没有迟滞时模数转换中输入输出信号示意图。
[0042]图3为存在迟滞时模数转换中输入输出信号示意图。
[0043]图4为现有技术中迟滞电路的原理示意图。
[0044]图5为现有技术中迟滞电路的详细结构示意图。
[0045]图6为本发明的实现增强抗干扰能力的迟滞电路结构的结构示意图。
[0046]图7为本发明的实现增强抗干扰能力的迟滞电路结构应用于具体实施例的结构示意图。
【具体实施方式】
[0047]为了能够更清楚地描述本发明的技术内容,下面结合具体实施例来进行进一步的描述。
[0048]本发明的实现增强抗干扰能力的迟滞电路结构的基本原理图如图6所示。本发明的迟滞电路的主要构成为:输入控制管(高压管匪1和低压管匪2)、开关控制管(匪3、NM4和NM5)、电流源L以及反相器(INV)。
[0049]本发明的迟滞电路的工作原理:
[0050]输入电压上升过程:
[0051]开始时IN端为低电平,匪1(第一N
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