用于时钟信号丢失检测的装置和方法
【技术领域】
[0001]本发明涉及时钟信号丢失的检测，更具体地，但不局限于时钟信号丢失检测的装置和方法。
【背景技术】
[0002]传统的时钟信号丢失检测的方法是在预设周期内测试平均频率，因此这种方法可能不会立即检测出输入时钟丢失错误。进一步地，在开始和结束点可能存在一个周期采样误差。进一步地，为使该方法起作用，输入时钟占空比应满足奈奎斯特采样理论以找到边沿转变。由于现有时钟丢失检测方法的上述缺点，需要新的输入时钟丢失检测的装置和方法。
【发明内容】
[0003]根据本发明的实施例，一种装置包括第一计数器和第二计数器，其中该第一计数器和该第二计数器被配置为交替地对监控时钟信号的周期个数进行计数；控制单元被配置为基于输入时钟产生分别启动或禁用该第一计数器和该第二计数器的第一计数器使能信号和第二计数器使能信号，其中该第一计数器使能信号和该第二计数器使能信号相反；t匕较单元连接至该第一计数器和该第二计数器，且被配置为如果被该第一计数器和该第二计数器之一计数的该监控时钟信号的周期个数超过预设阈值时，检测出该输入时钟的丢失错误。
[0004]根据本发明的另一实施例，一种装置中的方法包括分别通过第一计数器和第二计数器交替地对监控时钟信号的周期个数进行计数；通过控制单元基于输入时钟产生分别启用或禁止该第一计数器和该第二计数器的第一计数器使能信号和第二计数器使能信号，其中该第一计数器使能信号和该第二计数器使能信号相反；且如果通过该第一计数器和该第二计数器之一对该监控时钟信号计数的周期个数超过预设阈值，通过比较单元检测到输入时钟的丢失错误。
【附图说明】
[0005]本发明通过所附的附图用示例形式展示。附图应当被理解为作为示例而非限制的，本发明的范围是由权利要求所限定的。在附图中，相同的附图标记代表相同的组件。
[0006]图1是表示时钟信号丢失检测的装置的实施例的框图。
[0007]图2是表示图1所示装置的实施方式的电路图。
[0008]图3是表示图1所示装置的另一实施方式的电路图。
[0009]图4是表示图1所示装置的另一实施方式的电路图。
[0010]图5是表示图1所示装置的另一实施方式的电路图。
[0011]图6是表示图1所示装置的另一实施方式的电路图。
[0012]图7是表示图1所示装置的另一实施方式的电路图。
[0013]图8是表示图4或图7中所示的组合逻辑实施例的电路图。
[0014]图9是表示图4或图7中所示的组合逻辑的另一实施例的电路图。
[0015]图10是检测时钟信号丢失的方法的实施例的流程图。
[0016]图11是检测时钟信号丢失的方法的另一实施例的流程图。
[0017]图12是表示输入时钟、监控时钟信号、两个计数器使能信号和两个计数器信号的时序图。
具体实施例
[0018]本发明的多个方面及例子将在此被描述。接下来的说明为这些例子的全面理解及可行的说明提供了具体的细节。但是本领域技术人员将理解本发明可在缺少许多这些细节的情形下被实施。此外，一些众所周知的结构和功能将不会被具体地显示或描述，以避免不必要地模糊相关说明。
[0019]图1是表示时钟信号丢失检测的装置的实施例的框图。装置10包括控制单元CTRL、第一计数器CNT1、第二计数器CNT2和比较单元CMP。第一计数器CNT1和第二计数器CNT2被配置为交替地对监控时钟信号mck的周期个数进行计数。控制单元CTRL被配置为基于输入时钟in_ck产生分别启动或禁用第一计数器CNT1和第二计数器CNT2的第一计数器使能信号cntl_en和第二计数器使能信号cnt2_en。第一计数器使能信号cntl_en和第二计数器使能信号cnt2_en相反。即当第一计数器使能信号cntl_en是逻辑高时，第二计数器使能信号cnt2_en是逻辑低。第一计数器使能信号cntl_en启动第一计数器CNT1使得第一计数器CNT1计数，同时第二计数器使能信号cnt2_en禁用第二计数器CNT2使得第二计数器CNT2不计数。
[0020]比较单元CMP连接至第一计数器CNT1和第二计数器CNT2，且比较单元CMP被配置为如果被第一计数器CNT1和第二计数器CNT2之一计数的监控时钟信号mck的周期个数超过预设阈值时，检测出输入时钟的丢失错误。例如，输入时钟丢失阈值可通过监控时钟信号mck的周期个数进行量化，且该结果被设定为第一计数器CNT1和第二计数器CNT2的预设阈值。假设该丢失阈值为1000ns，且监控时钟信号mck的周期是100ns，那么计数器预设阈值是10。10是通过丢失阈值1000ns除以mck的周期100ns得到。它意味着在10个mck周期中，in_ck必须至少翻转一次。即如果比较单元CMP检测到CNT1或CNT2中任何一个计数超过10，比较单元CMP检测到输入时钟丢失。在另一实施例中，如果该丢失阈值保持在1000ns,而监控时钟信号mck的周期是65ns,那么预设阈值可以是15或16。注意基于丢失阈值的周期个数，该预设阈值可不同。
[0021]图2是表示图1所示装置10的实施方式20的电路图。装置20进一步包括第一D触发器D1和第二 D触发器D2。第一 D触发器D1和所述第二 D触发器D2的时钟端(每一个都在D触发器的左侧以小三角形显示)都被配置为接收输入时钟in_ck，且控制单元CTRL的输出端连接至第二 D触发器D2的清零端CLR，且控制单元CTRL的输出端通过第一反相器INV1进一步连接至第一 D触发器的清零端CLR。
[0022]图1中的比较单元CMP可通过图2中的第一比较器C0MPARE1和第二比较器C0MPARE2实施。第一比较器C0MPARE1被配置为产生第一丢失信号lossl，第二比较器C0MPARE2被配置为产生第一丢失信号loss2。第一比较器C0MPARE1和第二比较器C0MPARE2的细节将会在接下来的图3中描述。
[0023]图3是表示图1中的装置的另一实施方式30的电路图。图3显示的装置30包括第一 D触发器D1和第二 D触发器D2。装置30进一步包括第三D触发器D3、第四D触发器D4、第一或门0R1、第二或门0R2和第二反相器INV2。因为第一触发器D1和第二 D触发器D2与图2中的类似，涉及图2中已经描述的元件的细节被省略。
[0024]第一 D触发器D1和第三触发器D3的Q端都连接至第一或门0R1的输入端。第一或门0R1的输出端连接至控制单元CTRL。第二 D触发器D2和第四D触发器D4的Q端都连接至第二或门0R2的输入端。第二或门0R2的输出端连接至控制单元CTRL。
[0025]第三D触发器D3和所述第四D触发器D4的时钟端被配置为接收输入时钟in_ck的反相。如图3所示，第三D触发器D3和第四D触发器D4连接至第二反相器INV2的输出端，且第二反相器INV2的输入被配置为接收输入时钟in_ck。控制单元CTRL的输出端连接至第四D触发器D4的清零端(CLR)，且控制单元CTRL的输出端进一步通过第一反相器INV1连接至第三D触发器D3的清零端(CLR);其中所有第一 D触发器D1、第二 D触发器D2、第三D触发器D3、第四D触发器D4的D端都连接至逻辑高“1”。
[0026]比较单元300包括第一比较器COMPARE 1，第二比较器C0MPARE1和第三或门0R3。第一比较器C0MPARE1连接至第一计数器CNT1以及第一比较器C0MPARE1的输出端(输出信号丢失lossl)连接至第三或门0R3的第一输入端。第一比较器C0MPARE1还被配置为接收监控时钟信号mck并将第一计数器CNT1计数的周期个数与mck的周期个数相比。第二比较器C0MPARE2连接至第二计数器CNT2，且第二比较器C0MPARE2的输出端(输出信号丢失loss2)连接至第三或门0R3的第二输入端。第二比较器C0MPARE2还被配置为接收监控时钟信号mck并将第二计数器CNT2计数的周期个数与mck的周期个数相比。第三或门0R3的输出被配置为如果被第一计数器CNT1和第二计数器CNT2之一计数的监控时钟信号mck的周期个数超过预设阈值时，显示所述输入时钟in_ck的丢失错误。
[0027]装置30进一步包括第三反相器I