,作为所述编码字DtC/C；2···CtN1的所述数据部分。所述 输入字Dt也保存在所述第一寄存器REG2,而且已编码的N-1比特由所述第二分支320在下 一个N-1时刻输出。所述卷积编码器300A的状态在每一时刻都在更新，因此，每个N比特 编码与一个独立的编码状态相关。因此，接收所述N比特编码的已知的网格编码解调器的 结构可以通过将相位状态和编码状态结合在一起应用于每个接收到的符号。在接收侧，没 有必要等待先接收所有的符号。
[0029] 图3B示出了图3A中的所述卷积编码器300A的树状图300B。所述卷积编码器 300A有1/4速率的递归的（17, 3)编码。1/4速率意味着对每一比特输入将有4比特编码 输出。所述（17,3)编码是标准的命名，其中，7是基于以八进制格式（S卩，八进制111，其等 于7)输入到所述第一加法器ADD1的三个输入，而3通常表示寄存器的数量加1。在这种情 况下，然而，由于额外的寄存器，即所述第一寄存器REG2,所述标准的命名需要修改。已知的 所述卷积编码器有第二和第三寄存器REG1、REG0,其结果为3 (两个寄存器，REG1、REG0,加 1)。所述卷积编码器300A的所述额外的寄存器REG2由数字17中的1表示。
[0030] 在树状图300B中，所述卷积编码器300A被初始化为0。虚线箭头表示与状态转换 相关的编码输出为〇,而实线箭头表示编码输出为1。虚线、竖线组成了输出比特，其是一个 输入加三个奇偶校验比特。如果第一个输入字〇,是1，符号是100,则在树状图300B中的 第一个输出如所述卷积编码器300A所示是4。所述第一寄存器REG2保留该第一个输入字 Dt用于生成三比特奇偶校验码。树状图200B示出在3比特输入字之后状态转换变得稳定， 在此之后，转换模式开始重复。详细的树状终止程序大体是已知的，此处不再进行详细的探 讨，因为这里有很多的可选项用于使用不同的生成多项式来编码。
[0031] 图3C示出了直接序列扩频（DSSS)和含有所述卷积编码器300A的TCM实施的网 格编码调制之间的性能比较图300C。该图示出了相对于信噪比（SNR)的误码率（BER)。
[0032] 以2GFSK调制仿真的所述TCM编码（17, 3)的性能有一个调制指数h= 0. 5和一 个高斯相位形成因子BT= 0. 5。所述调制指数和高斯相位形成因子只是举例，本发明不局 限于此。仿真的编码速率是1/8U/16和1/32。对于相同编码速率显示的结果，所述TCM编 码器200A以超过3dB性能优于所述DSSS方法。
[0033] 图4示出了图1中的所述TCM100的另一种卷积编码器400的原理图。在该实例 中所述编码器300有一个（35,11)编码。
[0034] 所述卷积编码器400将输入字Dt生成为编码字DtW…CtN \所述卷积编码器 400有第一逻辑分支410和第二逻辑分支420。
[0035] 所述第一逻辑分支410配置成用于生成所述编码字1的数据部分Dt。 所述第二逻辑分支420与所述第一逻辑分支410并行连接，在所述编码字 1的 所述数据部分〇,生成之后，配置成用于生成所述编码字DtC/C^-C^1的相应的奇偶校验部 分(：/(；2···(； Ν1。尽管本发明并不局限于此，在所述第二逻辑分支320中的所述卷积编码器 400是递归的，其中具有一个反馈结构。
[0036] 所述第二逻辑分支420有第一寄存器REG3、第一模2加法器ADD1、第二寄存器 REG2、第二模2加法器ADD2、第三寄存器REG1和第四寄存器REG0。所述第一寄存器REG3 有一个配置成用于接收所述输入字Dt的输入和一个输出。所述第一模2加法器有与所述 第一寄存器REG4的所述输出连接的第一输入、第二输入、第三输入和一个输出。所述第二 寄存器REG2有与所述第一模2加法器ADD1的所述输出连接的一个输入和与所述第一模2 加法器ADD1的所述第三输入连接的一个输出。所述第二摸2加法器ADD2有与所述第一 模2加法器ADD1的所述输出连接的第一输入、第二输入和一个配置成用于输出所述编码字 1的所述奇偶校验部分C/(；2···(；Ν1的输出。所述第三寄存器REG1有一个与所 述第二寄存器REG2的所述输出连接的输入和一个输出。所述第四寄存器REG0有一个与所 述第三寄存器REG1的所述输出连接的输入、一个与所述第一模2加法器ADD1的所述第二 输入连接的且与所述第二模2加法器ADD2的所述第二输入连接的输出。
[0037] 在所述卷积编码器400生成所述编码字DtC/C；2…CtN1之后，图1中示出的所述调 制器120配置成用于将所述编码字DAt2…CtN1的所述数据部分Dt和所述奇偶校验部分 1的每一比特调制为相对应的符号St。调制类型正如上文结合图3A所述。
[0038] 像上述讨论的卷积编码器300A，所述卷积编码器400通过添加所述第一寄存器 REG3和已知的卷积编码器不同，并且也具有不同的时序。所述已知的卷积编码器为输入字 Dt同时生成编码的比特，编码器400则不是这样。当所述输入字D,在第一时刻存储在所述 第一寄存器REG3时，所述卷积编码器400的上面的分支410输出所述输入字Dt作为所述编 码字1的所述数据部分。所述输入字Dt也保存在所述第一寄存器REG3,而且已 编码的N-1比特由所述第二分支420在下一个N-1时刻输出。所述卷积编码器300A的状态 在每一时刻都在更新，因此，每个N比特编码与一个独立的编码状态相关。因此，接收所述 N比特编码的已知的网格编码解调器的结构可以通过将相位状态和编码状态结合在一起应 用于每个接收到的符号。在接收侧，没有必要等待先接收所有的符号。
[0039] 图5示出了图1中的所述TCM100的另一种卷积编码器500的原理图。在该实例 中所述编码器500有一个（77, 31)编码。
[0040] 所述卷积编码器500将输入字Dt生成为编码字DtC/Ct2…CtN \所述卷积编码器 500有第一逻辑分支510和第二逻辑分支520。
[0041] 所述第一逻辑分支510配置成用于生成所述编码字1的数据部分Dt。 所述第二逻辑分支520与所述第一逻辑分支510并行连接，在所述编码字1的 所述数据部分〇,生成之后，配置成用于生成所述编码字DtC/C^-C^1的相应的奇偶校验部 分(：/(；2···(；Ν1。尽管本发明并不局限于此，在所述第二逻辑分支320中的所述卷积编码器 500是递归的，其中具有一个反馈结构。
[0042] 所述第二逻辑分支520有第一寄存器REG4、第一模2加法器ADD1、第二寄存器 REG3、第二模2加法器ADD2、第三寄存器REG2、第四寄存器REG1和第五寄存器REG0。所述 第一寄存器REG4有一个配置成用于接收所述输入字Dt的输入和一个输出。所述第一模2 加法器有与所述第一寄存器REG4的所述输出连接的第一输入、第二输入、第三输入、第四 输入、第五输入和一个输出。所述第二寄存器REG3有与所述第一模2加法器ADD1的所述 输出连接的一个输入和与所述第一模2加法器ADD1的所述第五输入连接的一个输出。所 述第二摸2加法器ADD2有与所述第一模2加法器ADD1的所述输出连接的第一输入、与所 述第二寄存器REG3的所述输出连接的第二输入、第三输入和一个配置成用于输出所述编 码字DtW…CtN1的所述奇偶校验部分C兄2…CtN1的输出。所述第三寄存器REG2有一个 与所述第二寄存器REG3的所述输出连接的输入、一个与所述第一模2加法器ADD1的所述 第四输入连接的输出。所述第四寄存器REG1有一个与所述第三寄存器REG2的所述输出连 接的输入、一个与所述第一模2加法器ADD1的所述第三输入连接的输出。所述第五寄存器 REG0有一个与所述第四寄存器REG1的所述输出连接