分频器的制造方法

文档序号:9618412阅读:601来源:国知局
分频器的制造方法
【专利说明】分频器
[0001]相关串请的交叉引用
[0002]本申请要求于2013年12月13日提交的美国临时专利申请N0.61/915,706的权益,其全部公开内容通过引用被合并于此。
技术领域
[0003]本公开涉及分频器,具体地,涉及实现多路输出的2N整数分频的分频器。
【背景技术】
[0004]图1描绘了一种传统2N分频器结构。该分频器的输入端接收时钟信号CKIN,而级联的2N分频器模块链生成不同频率的时钟信号“DV2”、“DV4”至“DV2N”,并且这些通过每一个分频器模块(即图1中的“/2”模块)信号由多路复用器(MUX)进行选择。可选地,输出时钟被输入时钟信号“CKIN”在D触发器(DFF)重锁。在输出端的附加的多路复用器将“CKIN”信号旁路到末端。该分频器提供了两相位对准的乂分频时钟输出。但由于分频器链和多路复用器电路中较大的时延,扩大该分频器的分频的范围较困难。如果重锁的D触发器被移去来扩大分频范围,输出时钟“CK0UT1”和“CK0UT2”将会有更大抖动,并且输入时钟至输出时钟的延迟将随压力、体积、温度(PVT)和分频比的变化而产生很大的变化。

【发明内容】

[0005]本公开的实施例提供了包括级联的除2分频器模块链和两个反馈重锁路径的分频器。根据本公开的分频器可以包括三个主要的组件:除2路径、反馈重锁路径和前端级。
[0006]根据本公开的一个方面,提供了一种分频器。该分频器包括:除2路径,其接收输入时钟信号并包括级联的N个除2分频器模块,其中N为正整数且最小为1 ;以及至少一个反馈路径,每一个反馈路径包括级联的N个锁存模块,每一个锁存模块包括第一接收端和第二接收端,分别用于接收经过除2路径中相对应的除2分频器模块之前和之后的信号;每一个锁存模块还包括第三接收端,用于接收控制信号,该控制信号使得反馈路径输出输入时钟信号的2\22……2N分频信号中的至少一个。
[0007]根据本公开的一个实施例,每一个除2分频器模块可以与相对应的一个锁存模块形成一个级。
[0008]根据本公开的该实施例,优选地,每一个锁存模块可以包括D触发器和多路复用器,其中多路复用器包括第二接收端、第三接收端以及用于接收来自下一级的锁存模块的信号的第四接收端;并且D触发器包括第一接收端和用于向上一级输出信号的第一输出端,并且D触发器接收来自同一级的多路复用器的信号。
[0009]根据本公开的该实施例,进一步优选地,每一个反馈路径可以包括输出模块,该输出模块包括前端级多路复用器,并且前端级多路复用器包括用于直接接收输入时钟信号的第一前端级接收端、与第一级的第一输出端耦合的第二前端级接收端、用于接收控制信号的第三前端级接收端、以及用于输出分频信号的前端级输出端。
[0010]根据本公开的又一个实施例,每一个锁存模块可以包括锁存器、逻辑与门和逻辑或门,其中逻辑或门包括第三接收端和用于接收来自下一级的锁存模块的信号的第四接收端;逻辑与门包括第二接收端,并且逻辑与门接收来自同一级的逻辑或门的信号;并且锁存器包括第一接收端和用于向上一级输出信号的第一输出端,并且锁存器接收来自同一级的逻辑与门的信号。
[0011]根据本公开的该实施例,优选地,每一个反馈路径可以包括输出模块,该输出模块包括前端级逻辑与门和前端级逻辑或门,其中前端级逻辑或门包括用于接收控制信号的第三前端级接收端以及与第一级的第一输出端耦合的第二前端级接收端;并且前端级逻辑与门包括用于直接接收输入时钟信号的第一前端级接收端并与用于输出分频信号的前端级输出端耦合,并且前端级逻辑与门接收来自前端级逻辑或门的信号。
[0012]根据本公开的该实施例,更优选地,输出模块可以进一步在前端级逻辑与门与前端级输出端之间包括前端级除2分频器模块。
[0013]根据本公开的该实施例,再优选地,每一级的除2分频器模块以及前端级除2分频器模块均可以接收重置信号以用于使得分频信号对准。
[0014]根据本公开的该实施例,进一步优选地,输出模块可以进一步在前端级除2分频器与前端级输出端之间包括前端级多路复用器,该前端级多路复用器直接接收输入时钟信号。
[0015]根据本公开的再一个实施例,可以包括多个反馈路径,并且在多个反馈路径中的至少一对之间包括缓冲器,以用于耦合该对的两个反馈路径中的每一级中的每一对锁存模块。
[0016]根据本公开的2N分频器比起传统的分频器可以在更高的频率工作,可以提供多个相位对准的时钟输出,并且在实现了扩大的分频比范围的同时将抖动维持在较低水平。
【附图说明】
[0017]图1描绘了一种传统2N分频器结构;
[0018]图2是根据本公开的实施例的具有两个相位对准时钟输出的新型2N分频器的示意图;
[0019]图3呈现了图2中本实施例的乂分频器对“CKIN”除以2和4时的波形;
[0020]图4示出了根据本公开的实施例的配置50%占空比输出时钟的2N分频器的示意图;
[0021]图5呈现了图4所示的2N分频器的波形;
[0022]图6示出了根据本公开的实施例的具有两个相位对准时钟输出的扩展示例;
[0023]图7示出了根据本公开的实施例的具有两个时钟输出并有50%占空比的示例;
[0024]图8示出了根据本公开的实施例的具有重置功能的“/2”模块的示例;
[0025]图9呈现了 “CK0UT1 (1) ”和“CK0UT1⑵”两种初始状态的示例性波形;
[0026]图10示出了根据本公开的实施例的使用NAND门和缓冲器来提高运行速度和驱动能力的不例性结构;以及
[0027]图11示出了根据本公开的实施例的加入多路复用器来提供1分频的分频器。
【具体实施方式】
[0028]根据一个实施例,图2示出了具有两个对准的时钟输出的新型2N分频器的示意图。除2路径接收输入时钟信号CKIN,并可包括若干级联的除2分频器模块201、202、203(在图2中被标示为“/2”),该除2分频器路径将输入时钟信号“CKIN”除以2、4、8."2N,在本文中,N为正整数并最小为1。同时,两个反馈重锁路径中的每一个路径均可包括若干锁存模块211、212、213、221、222、223,并能够输出分频信号。如图2所示,锁存模块211、212、213、221、222、223可以包括一个D触发器(在图2中被标示为“DFF”)和一个多路复用器MUX (在图2中被标示为“M”)。该反馈重锁路径由多路复用器MUX通过控制信号(将在以下描述)选择性地提供反馈路径,并且该反馈信号被D触发器重锁。
[0029]此外,与第一个除2分频器模块201相耦合的反馈重锁路径1和2中的相应的两个锁存模块211、221与该第一个除2分频器模块201 —起可以被称为第一级,而与第一级级联的第二级、第三级等等分别包括各自的除2分频模块202、203和相应的两个锁存模块212、222、213、223。在每一级的除2分频器模块对信号进行处理之前以及之后,除2路径均连接至两个反馈重锁路径中各自的锁存模块。具体而言,在某一级中,各个反馈重锁路径中的D触发器的第一接收端接收经过除2分频器模块处理之前的信号,而各个反馈重锁路径中的多路复用器的第二接收端接收经过除2分频器模块处理之后的信号。每一级中的每个反馈重锁路径中的锁存模块中的多路复用器在第四接收端接收其下一级的同样的路径中的锁存模块的输出(如存在)。此外,该多路复用器耦合并将信号传输至D触发器。该D触发器具有第一输出端,并将处理后的信号于第一输出端处输出至再前一级或前端级(当该D触发器处于第一级时)。
[0030]在该实施例中,在前端级中的每个反馈重锁路径中可以具有一个多路复用器作为前端级多路复用器,该前端级多路复用器具有第一前端级接收端以用于直接接收输入时钟信号,还具有第二前端级接收端以用于接收相应的第一级的反馈重锁路径中的经处理的信号并输出分频时钟信号。
[0031]每个级中的多路复用器可以具有第三接收端并且前端级多路复用器可以具有第三前端级接收端,以用于接受控制信号,从而可以对该反馈路径的分频比进行调节。每个分频比控制信号(即控制信号)“C1[N:1]”和“C2[N:1]”从下一级或局部级选择反馈时钟信号。C[N:1]代表从第N级到第1级依次的控制信号值,而C[N:0]则代表从第N级到前端级依次的控制信号值,这样的控制信号值的集合为一列以0或1表示的数字。如果选择了下一级时钟,其将被局部级时钟锁存(因为局部级时钟频率更高),这增加了时序余量并降低了输出时钟抖动。反馈输出时钟信号“FB1 ”和“FB2 ”具有和被“ C1 [N: 1 ] ”和“ C2 [N: 1 ] ”选择的时钟相同频率。分频比控制信号“C1[0] ”和“C2[0] ”将“CKIN”旁路到“CK0UT1”和“CK0UT2,,。
[0032]应当注意的是,虽然图2仅示出了具有两个反馈重锁路径以及三个级的特定实施例,然而本公开并不旨在限制反馈重锁路径和级的数量。任何能够实现本公开旨在要求保护的配置方式均可以被认为由本公开的范围所覆盖。
[0033]图3是图2中本实施例的2N*频器对“CKIN”除以2和4时的波形图。除2分频器单元在输入时钟的上升沿被触发。因此DV2 = CKIN/2、DV4 = DV2/2以及DV8 = DV4/2并以此类推。分频比控制信号“C1[N:0]”是“00…010”(即Cl[l] =1)以及“C2[N:0]”是“00-100”(即02[2] = 1)。在该实施例中,“DV2”被选择在“反馈重锁路径1”反馈以及“DV4”被选择在“反馈重锁路径2”反馈。分频比控制信号“Cl [N:2] ”和“C2 [N:3] ”在此情况下不相关。“DV4”在“DV2”的上升沿通过D触发器输出(301)为“N2”。信号“N1”和“N2”在“CKIN”的上升沿通过D触发器和MUX输出(302)为“CKOUT1 ”和“CKOUT2”。所以输出时钟“ CKOUT1 ”和“ CKOUT2 ”将会自然地在上升沿相对准。因为低速信号会被相邻更高速时钟和末端的输入时钟所重锁,本实施例的2N分频器比起传统的分频器可以在更高的频率工作。该分频器具有更高扩展性并且易于布局。
[0034]在另一个实施例中,图4示出了配置50 %占空比输出时钟的2N分频器。类似于图2示出的实施例所描绘的,其同样具有除2路径和反馈重锁路径,并且除2路径上的每个除2分频器模块401、402与其相应的各个反馈重锁路径上的锁存模块411、412形成一个级。其可以在比起图2中第一个实施例更高的频率工作。然而,
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