上电体偏置电路和方法
【技术领域】
[0001] 本发明大致设及用于集成电路装置的晶体管体偏置电路，特别设及用于在运类装 置上电后建立体偏置电压的体偏置电路。
【背景技术】
[0002] 集成电路（IC)装置可包括多个晶体管，例如绝缘栅场效应晶体管（下文称为MOS型晶体管，但并不暗示任何特定的栅极或栅极绝缘材料）。MOS型晶体管可包括栅极、漏极、 源极和本体。在某些IC装置或具有IC装置的某些电路中，晶体管的本体固定连接至电源 电压。例如，P沟道MOS晶体管的本体连接至高电源电压（例如，VDD)，而n沟道晶体管的 本体连接至低电源电压（例如，VSS)
[0003] 然而，在其他IC装置或具有IC装置的电路中，晶体管的本体可被偏置为不同于电 源电压的电势。运样的体偏置可有利地改变晶体管的性能。例如，较大的反向体偏置（即， 偏置到高于VDD的电压的P沟道体偏置或者偏置到低于VSS的电压的n沟道体偏置）可降 低晶体管电流泄漏。较大的正向体偏置（即，偏置到低于VDD的电压的P沟道体偏置或者 偏置到高于VSS的电压的n沟道体偏置）可提高晶体管切换速度。在某些情况下，IC装置 可包括生成所需体偏置电压的一个或多个体偏置电压生成电路，生成的体偏置电压随后被 施加到目标晶体管的本体。
[0004] 实施体偏置电路的缺点是，在对IC装置进行加电的瞬态期间需要对体电压进行 严格控制。如果未严格控制体电压电平，则由晶体管本体形成的p-n结会正向偏置，运会牵 引大量的电流，从而可能损坏IC装置。而且，晶体管本体的初始浮置状态可导致円锁情况 (寄生双极结型晶体管的激活）。
【发明内容】
阳0化]针对现有技术中存在的问题，本申请提供一种集成电路装置及方法。
[0006] 根据本申请的一个方案，一种集成电路装置，包括：
[0007]至少一第一体偏置电路，被配置为生成第一体偏置电压，所述第一体偏置电压不 同于所述IC装置的电源电压；
[000引至少一第一偏置控制电路，被配置为将第一体偏置节点设置为第一电源电压，并 且随后使得所述第一体偏置节点被设置为所述第一体偏置电压；W及
[0009] 多个第一晶体管，具有连接至所述第一体偏置节点的本体。
[0010] 根据本申请的第二方案，提供了一种方法，包括：
[0011] 将第一电源电压施加至集成电路装置；
[0012] 一开始将至少第一体偏置节点错制在所述第一电源电压；
[0013]W所述第一电源电压生成至少第一体偏置电压；W及
[0014] 随后使所述第一体偏置节点由所述第一体偏置电压驱动；其中
[0015] 所述第一体偏置节点将所述第一体偏置电压提供给多个第一晶体管的本体。
[0016] 根据本申请的第=方案，提供了一种集成电路装置，包括：
[0017] 第一电源连接部，被配置为接收第一电源电压；
[0018] 第二电源连接部，被配置为接收大于所述第一电源电压的第二电源电压；
[0019] 至少W第一体偏置生成电路，被禪接W在生成器电源节点处接收电力，并且被配 置为生成第一体偏置电压；
[0020] 开关电路，被配置为将所述第一电源连接部或所述第二电源连接部禪接至所述生 成器电源节点；W及
[0021] 多个第一晶体管，具有被禪接W接收所述第一体偏置电压的本体。
[0022] 采用本申请的装置和方法，避免了可能正偏p-n结和/或导致円锁的情况，并且与 传统方法相比更有效地生成体偏置电压。
【附图说明】
[0023] 图1是根据一实施例的体偏置电路的不意框图。
[0024] 图2A是根据另一实施例的体偏置电路的示意框图。
[0025] 图2B是示出与图2A中电路类似的电路的上电操作的时序图。
[0026] 图3A是根据另一实施例的体偏置电路的示意框图。
[0027] 图3B是示出与图3A中电路类似的电路的上电操作的时序图。
[0028] 图4A是可W包括在实施例中的错位装置的示意图。
[0029] 图4B是可W包括在图4A的装置中的错位晶体管的侧剖面图。
[0030] 图5A是可W包括在实施例中的另一错位装置的示意图。
[0031] 图5B是可W包括在图5A的装置中的错位晶体管的侧剖面图。
[0032] 图6A是可W包括在实施例中的另一错位装置的示意图。
[0033] 图6B是可W包括在图6A的装置中的错位晶体管的侧剖面图。
[0034] 图7A是可W包括在实施例中的另一错位装置的示意图。
[0035] 图7B是可W包括在图7A的装置中的错位晶体管的侧剖面图。
[0036] 图8是示出常规集成电路（IC)装置的上电操作的模拟结果的图。
[0037] 图9是示出根据一实施例的IC装置的上电操作的模拟结果的图。
[0038] 图10是根据一实施例的错位电路的示意图。
[0039] 图IlA到图IlC是可W包括在实施例中的深度耗尽沟道值DC)晶体管的侧剖面 图。 W40] 图12A是根据一实施例的具有体偏置的电路的图示。
[0041] 图12B是示出与图12A中所表示的IC装置类似的IC装置的上电操作的时序图。
[0042] 图13A是常规体偏置布置的示意框图。
[0043] 图13B是示出与图13A中装置类似的装置的上电操作的时序图。
【具体实施方式】
[0044] 下面将结合多个附图对本发明各实施例进行描述。实施例示出了能够减少电流尖 峰和/或円锁效应的用于在上电操作期间控制体偏置电压的电路、集成电路（IC)装置和方 法。上电操作可包括当电源电压开始升高时（包括当装置开始上电、复位、遭遇电力中断事 件或出于节约用电目的而动态上电和掉电时，当然运些只不过是例举几个例子而已）的那 些操作。
[0045] 在W下实施例中，类似项目由相同的附图标记指代，最开始的数字对应于图号。 阳046] 图12A是IC装置中的体偏置互补MOS晶体管的图形表示。IC装置1200可包括具 有连接至高电源电压（VDD)的源极的P沟道晶体管P120W及接收P沟道体偏置电压（VB巧 的本体。类似地，n沟道晶体管N120可具有连接至低电源电压（VSS)的源极W及接收n沟 道体偏置电压（VBN)的本体。图12A还示出了晶体管栅电压Vgate(该电压示出为施加在 比如晶体管P120和Nl20上）。
[0047]图12B是示出用于类似于图12A中所表示的IC装置的上电操作的时序图。图12B示出了VDD、VBP、VBN和上图12A中提到的Vgate。在上电操作期间，VDD从VSS(在本示例 中为OV)增加至期望电平（VDD_opt)。然而，在此期间，体偏置电路并未激活。因此，晶体 管的体电压（VBP和VBN)可浮动。相应地，由于电阻和/或电容禪合，该体偏置电压可能变 化。如果VBN上升到超过VSS足够数量或者VBP低于VDD足够数量，则由晶体管本体形成 的p-n结会正偏，从而牵引大量电流。运样的浮动本体也会造成円锁情况。 W48] 仍然参见图12B，一旦VDD达到稳定电平，体偏置电路就会被激活。运如时刻ta所 示，在该时间处VBP被驱动至VBP_opt，VBN被驱动至VBN_opt。 W例图13A和13B示出在上电操作期间处理体（即，阱）偏置的一种常规方式。在图 13A和13B的常规方式中，假设IC装置具有高于VDD的输入/输出电源电压（VDDIO)。而 且，VDDIO先于VDD首先被上电。图13A示出了具有由VDDIO供电的体偏置电路的一种常 规体偏置布置。特别地，P沟道体偏置生成电路1301可由V孤IO生成VBP，n沟道体偏置生 成电路1303可由VDDIO生成VBN。
[0050] 如图13B所示，体偏置电路1301/1302能够在VDD升高之前建立体偏置电压VBP/ VBN。运能大幅度减少上电时的电流消耗（州rrent化aw)，并且能防止和/或大幅度降低出 现円锁的可能性。
[0051] 值得注意的是，该体偏置方法的效率局限于：
[0053] 其中，Vout是VBP或VBN。例如，假设VBN= -0. 6V且VDDIO= 2. 5V，则效率将不 大于24%。
[0054] 图1是根据第一实施例的体偏置电路100的示意框图。假设体偏置电路100被 包括在集成电路装置中，该集成电路装置具有第一高电源电压（VDD)和第二高电源电压 (VDDIO)。在某些实施例中，第二电源电压可高于第一高电源电压（即，VDDI0〉VDD)。在某 些实施例中，VDDIO可大于1. 5V，比如可W是1. 8V，或大于2. 0V，可为2. 5V左右，甚至更高， 比如约为3. 3V。在某些实施例中，VDD可小于2. 5V，或小于2. 0V，甚至小于1. 5V。在一个非 常具体的实施例中，VDDIO可W是大约2. 5V，VDD可W是大约1.2V。在上电操作期间，VDDIO 电压首先上升。体偏置电压最初可基于V孤IO电压而生成。一旦体偏置电压达到所需的电 平，则另一个电源电压V孤就可W上升。在具体实施例中，V孤IO