逻辑运算装置的制造方法
【技术领域】
[0001] 本发明设及一种进行包含在所输入的位串中的比特间的逻辑运算的逻辑运算装 置。
【背景技术】
[0002] 伴随着信息处理技术、信息通信技术的发展和普及，要求更高速且更大容量的信 息处理技术。例如近年来，在信息处理时的纠错处理中要求能够进行更多比特长度的数据 的纠错。
[0003] 在进行该纠错时，由于进行输入比特的奇偶校验等，需要求出所输入的比特间的 异或狂OR或者E0R)。W往，与多比特长度的数据有关的异或的运算装置是将2输入异或电 路进行组合而构成。例如，图11示出计算32比特长度的异或的逻辑运算装置的例子。
[0004] 如图11所例示，计算该32比特长度的异或的逻辑运算装置包括四个8输入异或 电路100W及=个2输入异或电路200。另外，8输入异或电路100的内部包括屯个2输入 异或电路200。 阳〇化]此外，非专利文献1中公开了多输入（3输入）的异或口的例子。
[0006] 非专利文献 1:inet:"74LVClG3863-inputEXCLUSIVE-0Rgate，，、[online]、2007 年9月3日、[日本平成25年7月16日检索]、因特网<URL:http://www.jp.n邱.com/ documents/data_sheet/74LVClG386.P壯〉
【发明内容】
[0007]发巧要解决的间颗
[0008] 然而，近年来越来越要求进行多比特长度的数据处理，存在如下问题：由于2输入 异或电路的组合而电路规模变大，另外由于构成多级口导致运算处理时间也变长。
[0009] 本发明是鉴于上述实际情况而完成的，其目的之一在于提供一种即使是多比特长 度的数据也能够W较小规模的电路结构在较短时间内进行运算处理的逻辑运算装置。 W10] 用于解决间颗的方案
[0011] 用于解决上述W往例的问题的本发明是一种逻辑运算装置，包括：存储器设备，其 接收N(N为大于等于2的整数）比特长度的位串的输入，在所输入的所述位串所表示的地 址中存储查找表，其中，该查找表是保存多比特长度的数据而成的，该多比特长度的数据的 一部分包含表示所输入的该位串所包含的各比特间的逻辑运算结果的比特；W及输出单 元，其访问所述存储器设备，输出在所接收的所述位串所表示的地址中保存的数据所包含 的比特。 发巧的效果
[0013] 根据本发明，能够W较小的电路结构在较短时间内进行运算处理。
【附图说明】
[0014] 图I是表示本发明的实施方式所设及的逻辑运算装置的结构例的框图。
[0015]图2是表示本发明的实施方式所设及的逻辑运算装置所具备的查找表的内容例 的说明图。
[0016]图3是表示本发明的实施方式所设及的逻辑运算装置所具备的查找表的另一个 内容例的说明图。
[0017]图4是表示本发明的实施方式的另一个例子所设及的逻辑运算装置的结构例的 框图。
[0018]图5是表示本发明的实施方式的再一个例子所设及的逻辑运算装置的结构例的 框图。
[0019]图6是表示本发明的实施方式所设及的逻辑运算装置的时钟供给部所输出的信 号的例子的时序图。
[0020] 图7是表示本发明的实施方式的又一个例子所设及的逻辑运算装置的结构例的 框图。
[0021] 图8是表示本发明的实施方式所设及的逻辑运算装置所具备的又一个查找表的 内容例的说明图。
[0022] 图9是表示本发明的实施方式所设及的逻辑运算装置的输出级的其它电路例的 说明图。
[0023] 图10是表示使用了本发明的实施方式所设及的逻辑运算装置的进行与更多比特 长度的位串有关的逻辑运算的装置的例子的说明图。
[0024] 图11是表示W往的计算32比特长度的异或的逻辑运算装置的例子的说明图。 阳做]附图梳巧说巧
[0026] 1:逻辑运算装置；10 :逻辑运算单元；11:输入缓冲部；12:存储器设备；13、31:输 出部；20 态缓冲部；21 态缓冲器；25 :时钟供给部；30、40 :输出单元；32 :触发器电 路部；33 :切换部；41 :选择部；51 :逻辑反转电路；100 :8输入异或电路；200 :2输入异或电 路。
【具体实施方式】
[0027] 参照【附图说明】本发明的实施方式。本发明的实施方式所设及的逻辑运算装置1如 图1所例示那样包括至少一个逻辑运算单元10。另外，该逻辑运算单元10基本上构成为包 括输入缓冲部11、存储器设备12W及输出部13。
[0028] 输入缓冲部11接收N(N为大于等于2的整数）比特长度的位串的输入，并将该位 串所表示的信号提供给存储器设备12的地址总线。目P，在运里的例子中，N还与存储器设 备12的地址总线宽度相当。 W29] 具体地说，存储器设备12是非易失性存储器、SRAM(StaticRandomAccess Memo巧：静态随机存取存储器）等半导体存储器，具备比特XL比特化为大于等于2的 整数）的存储单元。该存储器设备12在从该输入缓冲部11输入的位串所表示的地址中保 存了查找表，该查找表是保存多比特长度的数据而成的，该多比特长度的数据的一部分包 含表示所输入的该位串所包含的各比特间的逻辑运算结果的比特。在W下的例子中，W在 由一个地址所确定的位置处保存L= 8比特的数据的情形来进行说明。
[0030] 具体地说，该查找表如图2所例示，在N= 8比特长度的位串"00000000"所表示 的地址中保存数据"0XXXXXXX"(在此，X可W是不定值），该数据"0XXXXXXX"的MSB(最高 位比特）包含了该位串"00000000"的异或的运算结果、即"0"。另外，在位串"00000001" 所表示的地址中保存数据"1XXXXXXX"狂可W是不定值），该数据"1XXXXXXX"的MSB(最高 位比特）包含了该位串"00000001"的异或的运算结果、即"1"。
[0031] 输出部13读出存储器设备12所保存的数据中的在输入缓冲部11所输出的位串 所表示的地址中保存的数据。该输出部13选择性地输出该读出的数据中的包含上述逻辑 运算结果的比特。在本实施方式的上述例子中，MSB包含逻辑运算结果，因此该输出部13读 出存储器设备所保存的数据中的在输入缓冲部11所输出的位串所表示的地址中保存的数 据，并输出该数据中的MSB的比特。
[0032] 另外，在本实施方式的另一例子中，存储器设备12在从该输入缓冲部11输入的位 串所表示的地址中保存了查找表，该查找表是保存多比特长度的数据而成的，该多比特长 度的数据的一部分包含表示该输入的位串所包含的各比特间的逻辑运算结果的比特及其 反转比特。
[0033] 具体地说，该查找表如图3所例示，在N= 8比特长度的位串"00000000"所表示 的地址中保存数据"01XXXXXX"(在此，X可W是不定值），该数据"01XXXXXX"的MSB(最高 位比特）包含该位串"00000000"的异或的运算结果、即"0"，该数据"01XXXXXX"的次高位 比特包含该运算结果的反转比特、即"1"。另外，在位串"00000001"所表示的地址中保存 数据"10XXXXXX"狂可W是不定值），该数据"10XXXXXX"的MSB(最高位比特）包含该位串 "00000001"的异或的运算结果、即"1"，该数据"10XXXXXX"的次高位比特包含其反转比特、 即"0"。
[0034] 在该例子中，输出部13从外部接收1比特的信号的输入。而且，输出部13读出存 储器设备12所保存的数据中的在输入缓冲部11所输出的位串所表示的地址中保存的数 据，根据从外部输入的1比特的信号是"0"还是"1"来选择性地输出该数据中的上述逻辑 运算结果及其反转比特中的某一个。在本实施方式的一个例子中，该输出部13在从外部输 入的1比特的信号为"0"时，读出存储器设备所保存的数据中的在输入缓冲部11所输出的 位串所表示的地址中保存的数据，输出该数据中的MSB的比特。另外，输出部13在从外部 输入的1比特的信号为"1"时，读出存储器设备所保存的数据中的在输入缓冲部11所输出 的位串所表示的地址中保存的数据，输出该数据中的MSB的下一比特（保存了逻辑运算结 果的反转比特的比特）。
[0035] 本实施方式基本上具备有W上的结构，如下面的例子那样进行动作。在本实施方 式的W下的例子中，设为如图4所例示的那样具备多个逻辑运算单元10_1、10_2、……、10_ n。另外，第i个逻辑运算单元10_i的输出部13_i接收第i-1个逻辑运算单元的 输出比特作为来自外部的输入。此外，先头的逻辑运算单元1〇_1的输出部13_1设为不接 收来自外部的输入（或者将来自外部的输入固定为"0"等），输出存储器设备12所保存的 数据中的表示逻辑运算结果的比特（在上述例子中为MSB)。
[0036] 另外，在本实施方式的该例子中，接收8Xn(存储器设