具有共享反相器的低面积触发器的制造方法
【技术领域】
[0001] 本公开的实施例涉及集成电路中的低功率时钟门控触发器。
【背景技术】
[0002] 由于集成电路（IC)的不断发展，触发器有助于任何电路设计的功率的主要部分。 IC消耗功率的各种单元是逻辑实现、触发器、RAM、时钟树和集成时钟门控（ICG)单元。各 种单元的功率消耗的比较结果如下：逻辑实现29%、触发器27%、RAM18%、时钟树16 %和 ICG消耗典型设计中总功率的10%。在数字设计中，触发器形成数字分片（sub-chip)的 20-40 %〇
[0003] 触发器中晶体管数量的减少将减少面积，并因此减少触发器内的功率消耗。触发 器面积的减少将直接改善数字设计区域和整体功率消耗。触发器由主控锁存器和伺服锁存 器组成。主控锁存器和伺服锁存器均需要偶数个反相器。因此，在触发器中存在最少4个 反相器。因此，反相器数量的减少将直接减少触发器的面积。
【发明内容】
[0004] 本
【发明内容】
被提供以符合37C. F. R. § 1. 73,其需要本发明的
【发明内容】
简要地指明 本发明的性质和实质。在提交的同时应理解的是不应将其用于解释或限制权利要求的范围 和含义。
[0005] -个实施例提供了一种触发器。所述触发器包括三态反相器，所述三态反相器接 收触发器输入、时钟输入和反相时钟输入。主控锁存器接收所述三态反相器的输出。所述 主控锁存器包括共用反相器。伺服锁存器耦合到所述主控锁存器。所述共用反相器在所述 主控锁存器与所述伺服锁存器之间被共享。输出反相器耦合到所述共用反相器并且生成触 发器输出。
[0006] 其他方面和示例实施例在附图和随后的详细描述中提供。
【附图说明】
[0007] 图1示出了触发器的示意图；
[0008] 图2根据实施例示出了触发器的示意图；
[0009] 图3根据实施例示出了触发器的晶体管级实施方式的示意图；
[0010] 图4根据实施例示出了扫描触发器的示意图；以及
[0011] 图5根据实施例示出了装置的示意图。
【具体实施方式】
[0012] 图1示出了触发器100的示意图。触发器100包括三态反相器108、主控锁存器 110、第二传输门116、伺服锁存器120、输出反相器124和时钟反相器130。三态反相器108 接收触发器输入D 102、时钟输入CLK 104和反相时钟输入CLKZ 106。主控锁存器110耦 合到三态反相器108。主控锁存器110包括接收三态反相器108的输出的第一传输门109。 第一传输门109也接收时钟输入CLK 104和反相时钟输入CLKZ 106。
[0013] 主控锁存器110还包括第一反相器112和第二反相器114。第一反相器112接收 三态反相器108的输出，并且第二反相器114接收第一反相器112的输出。第一传输门109 的输出等于第二反相器114的输出。由第二传输门116接收第一传输门109的输出。第二 传输门116还接收时钟输入CLK 104和反相时钟输入CLKZ 106。
[0014] 伺服锁存器120接收第二传输门116的输出。伺服锁存器120包括第三反相器 118,第三反相器118接收第二传输门116的输出。伺服锁存器120还包括伺服三态反相器 122,伺服三态反相器122接收第三反相器118的输出。伺服三态反相器122还接收时钟输 入CLK 104和反相时钟输入CLKZ 106。输出反相器124接收第二传输门116的输出并且生 成触发器输出Q 126。时钟反相器130接收时钟输入CLK 104并且生成反相时钟输入CLKZ 106〇
[0015] 现在解释图1中示出的触发器100的操作。触发器100是使用PMOS和NMOS晶体 管实现的。触发器100的晶体管级实施方式需要22个晶体管。使用主控锁存器110和伺 服锁存器120存储触发器输入D 102。输出反相器124使从所述伺服锁存器120接收的数 据反相以生成触发器输出Q 126。
[0016] 随着晶体管数量的减少，可以减少由触发器100消耗的大量功率。
[0017] 图2根据实施例示出了触发器200的示意图。触发器200包括三态反相器208、主 控锁存器210、伺服锁存器220、输出反相器224和时钟反相器230。三态反相器208接收触 发器输入D 202、时钟输入CLK 204和反相时钟输入CLKZ 206。主控锁存器210耦合到三 态反相器208。主控锁存器210包括接收三态反相器208的输出的第一传输门209。第一 传输门209也接收时钟输入CLK 204和反相时钟输入CLKZ 206。
[0018] 主控锁存器210还包括主控反相器212,主控反相器212接收三态反相器208的输 出。第二传输门216耦合到主控反相器212。第二传输门216还接收时钟输入CLK 204和 反相时钟输入CLKZ 206。主控锁存器210还包括共用反相器218。
[0019] 共用反相器218由主控锁存器210和伺服锁存器220共享。共用反相器218接收 第二传输门216的输出。伺服锁存器220还包括伺服三态反相器222,伺服三态反相器222 接收第一传输门209的输出和共用反相器218的输出。伺服三态反相器222接收时钟输入 CLK 204和反相时钟输入CLKZ 206。
[0020] 共用反相器218接收伺服三态反相器222的输出。第一传输门209的输出等于共 用反相器218的输出。另外，第二传输门216的输出等于伺服三态反相器222的输出。输 出反相器224耦合到共用反相器218并且生成触发器输出Q 226。时钟反相器230接收时 钟输入CLK 204并且生成反相时钟输入CLKZ 206。
[0021] 在一个示例中，主控锁存器210和伺服锁存器220被配置为接收清除信号和预置 信号中的至少一个信号。清除信号清除存储在主控锁存器210和伺服锁存器220中的比特 值。预置信号将存储在主控锁存器210和伺服锁存器220中的比特值恢复为预定义值。触 发器200可以包括对于相关领域中技术人员来说已知的一个或多个附加组分或输入，并且 为了描述简单，这里不再对其进行讨论。
[0022] 现在解释图2所示的触发器200的操作。触发器200是正边沿触发的触发器和负 边沿触发的触发器中的一种。三态反相器208使触发器输入D 202反相以生成三态反相器 208的输出。节点'A'接收三态反相器208的输出。主控反相器212使三态反相器208的 输出反相，并且节点'B'接收主控反相器212的输出。
[0023] 当时钟输入CLK 204处于逻辑' Γ时，第一传输门209和第二传输门216被激活。 因此，在节点'E'处的逻辑等于在节点'A'处的逻辑，并且在节点'C'处的逻辑等于在节点 'B'处的逻辑。共用反相器218使第二传输门216的输出反相，因此在节点?'处的逻辑与 在节点'C'处的逻辑是相反的。伺服三态反相器222接收在节点?'处的逻辑。输出反相 器224使在节点?'处的逻辑反相以生成触发器输出Q 226。
[0024] 现在在逻辑状态的帮助下解释触发器200的操作。触发器输出Q 226的初始值被 假设为是逻辑'1'。在第一状态中，时钟输入CLK 204处于逻辑'0'，并且触发器输入D 202 处于逻辑'0'。三态反相器208的输出处于逻辑1，即节点'A'处于逻辑'1'。主控反相器 212的输出处于逻辑'0'，即节点'B'处于逻辑'0'。由于时钟输入CLK 204处于逻辑'0'， 因此第一传输门209和第二传输门216是未激活的。当触发器输出Q 226的初始值是逻辑 '1'时，节点'E'处于逻辑'0'。由于节点?'处于逻辑'0'且时钟输入CLK 204处于逻辑 '0'，因此伺服三态反相器222的输出处于逻辑' Γ，即节点'C'处于逻辑' Γ。触发器输出 Q 226保持处于逻辑'1'。
[0025] 在第二状态中，时钟输入CLK 204转换到逻辑'1'并且触发器输入D 202仍然处于 逻辑'0'。节点'A'继续处于逻辑'1'，并且节点'B'继续处于逻辑'0'。当时钟输入CLK 204处于逻辑'1'时，第一传输门209和第二传输门216被激活。因此，节点'C'转换到逻 辑'0'，并且节点'E'转换到逻辑'1'。由于第一传输门209是激活的，节点'A'和节点?' 被维持在相同的状态。因此，主控锁存器210是激活的并且保持正确值被提供作为触发器 输出Q 226。因为时钟输入CLK 204处于逻辑'1'，所以伺服三态反相器222是未激活的。 输出反相器224使在节点?'处的逻辑反相并且因此触发器输出Q 226处于逻辑'0'。
[0026] 在第三状态中，时钟输入CLK 204转换到逻辑'0'并且触发器输入D 202从逻辑 '〇'转换到逻辑'1'。三态反相器208的输出即节点'A'转换到逻辑'0'。因此，主控反相 器212的输出转换到逻辑' Γ，即节点'B'转换到逻辑' Γ。当时钟输入CLK 204处于逻辑 '0'时，第一传输门209和第二传输门216是未激活的。因此，当在第二状态中时，触发器 输出Q 226保持在逻辑'0'。另外，当在第二状态中时，节点?'保持在逻辑'1'。在从节 点'E'接收到逻辑'1'时，伺服三态反相器222生成逻辑'0'。因此，节点'C'保持在逻辑
[0027] 在第四状态中，时钟输入CLK 204转换到逻辑'1'并且触发器输入D 202仍然处于 逻辑'1'。节点'A'保持在逻辑'0'并且节点'B'保持在逻辑'1'。当时钟输入CLK 204处 于逻辑'1'时，第一传输门209和第二传输门216被激活。因此，节点?'转换到逻辑'0' 并且节点'C'转换到逻辑'1'。