使用低面积和低功率锁存器的集成时钟门控单元的制作方法
【技术领域】
[0001] 本公开的实施例涉及一种集成电路中基于低功率锁存器的集成时钟门控（ICG) 单元。
【背景技术】
[0002] 时序电路占据约50%的数字设计。集成时钟门控（ICG)技术用于通过防止各个触 发器当不使用时在逻辑状态之间切换来降低功耗。因此，由于时钟切换所导致的时钟功耗 降低。在集成时钟门控中，不对电路的功能做出贡献的触发器被选择性地停用。基于特定 的条件激活或停用ICG单元。针对禁用时钟单元的条件是一种设计选择。在高级数字设计 中，使用导致增加的功耗的若干时钟门控单元。
[0003] 在功率关键的数字设计中，需要更多的触发器进行时钟门控，这成比例地增加了 数字设计中的ICG单元的数量。在一个示例中，当时序电路占据50%的数字设计时并且ICG 单元将时钟输入驱动到四个翻转（flop)时，ICG单元占据约5%到7%的数字设计。比较 IC的单元之间的功耗的百分比是：逻辑实现消耗总功率的29%、触发器消耗27%、RAM消 耗18%、时钟树消耗16%并且ICG消耗10%。明显的是，ICG单元的功耗和/或面积的减 少将直接改善数字设计的总体功耗。
【发明内容】
[0004] 本
【发明内容】
被提供以符合37C. F. R. § 1. 73,要求本发明的内容简要地指示本发明 的性质和本质。本
【发明内容】
是通过以下理解提交的：本
【发明内容】
将不用于解释或限制权利 要求的范围或含义。
[0005] -个实施例提供了一种锁存器。该锁存器包括三态反相器，该三态反相器接收锁 存器输入和时钟输入。反相逻辑门接收该时钟输入和该三态反相器的输出。该反相逻辑门 生成控制信号。该控制信号激活该三态反相器。第一反相器接收该三态反相器的该输出并 且生成第一反相输出。半三态反相器接收该控制信号、该时钟输入和该第一反相输出。输 出反相器接收该三态反相器的该输出并且生成锁存器输出。
[0006] 另一个实施例提供了一种ICG(集成时钟门控）单元。该ICG单元包括第一逻辑 门，该第一逻辑门接收使能信号并且生成锁存器输入。锁存器耦合到该第一逻辑门并且接 收该锁存器输入和时钟输入。该锁存器包括三态反相器和反相逻辑门。该三态反相器由该 反相逻辑门所生成的控制信号激活。第二逻辑门接收该控制信号并且生成门控时钟。
[0007] 在以下附图和【具体实施方式】中提供其他方面和示例实施例。
【附图说明】
[0008] 图1不出了锁存器的不意图；
[0009] 图2示出了根据一个实施例的锁存器的示意图；
[0010] 图3示出了根据一个实施例的锁存器的晶体管级别实现方式的示意图；
[0011] 图4示出了根据一个实施例的锁存器的示意图；
[0012] 图5示出了根据一个实施例的锁存器的晶体管级别实现方式的示意图；
[0013] 图6示出了根据一个实施例的集成时钟门控（ICG)单元的示意图；以及
[0014] 图7示出了根据一个实施例的数字逻辑块的示意图。
【具体实施方式】
[0015] 图1示出了锁存器100的示意图。锁存器100包括第一三态反相器105,该第一三 态反相器接收锁存器输入D 102、时钟输入CLK 104和反相时钟输入CLKZ 108。节点'A'耦 合到第一三态反相器105。第一反相器106親合到节点'A'。第一反相器106接收第一三 态反相器105的输出。节点'B'接收第一反相器106的输出。第二三态反相器110耦合到 节点'B'并且接收第一反相器106的该输出。第二三态反相器110接收时钟输入CLK 104 和反相时钟输入CLKZ108。
[0016] 节点'A'接收第二三态反相器110的输出。输出反相器150耦合到锁存器100。输 出反相器150親合到节点'A'并且接收第一三态反相器105的该输出。输出反相器150生 成锁存器输出Q 152。第二反相器115接收时钟输入CLK 104并且生成反相时钟输入CLKZ 108〇
[0017] 现在解释在图1中示出的锁存器100的操作。当锁存器输入D 102处于逻辑'0' 并且时钟输入CLK 104处于逻辑'0'时，第一三态反相器105的输出处于逻辑'1'。因此， 节点'A'处于逻辑'1'。第一反相器106在节点'B'处生成逻辑'0'。当时钟输入CLK 104 处于逻辑'0'时，第二三态反相器110被停用。输出反相器150生成处于逻辑'0'的锁存 器输出Q 152。使用第二反相器115在锁存器100中生成反相时钟输入CLKZ 108。反相时 钟输入CLKZ 108处于逻辑' Γ。
[0018] 反相时钟输入CLKZ 108被提供给第一三态反相器105和第二三态反相器110。使 用晶体管实现上述所有逻辑块。锁存器是集成时钟门控（IGC)单元的基础。将明显的是， 如果锁存器100中的晶体管的数量以某种方式减少，假设ICG单元的功能保持相同，则ICG 单元的功耗能够降低。同样，减少接收时钟输入CLK 104或反相时钟输入CLKZ的晶体管的 数量将对ICG单元的功耗具有显著的影响，由于这些晶体管总是随着CLK和CLKZ切换而不 管是否存在数据转变。
[0019] 如图1所示，锁存器100中的功耗取决于接收不断切换输入的晶体管。例如，第 一三态反相器105、第二三态反相器110和第二反相器115。在第一三态反相器105和第 二三态反相器110中的每一个处，由于时钟输入CLK 104和反相时钟输入CLKZ 108两者的 不断切换导致存在两个时钟栅电容。
[0020] 在第二反相器115处，存在两个时钟栅电容，因为两个晶体管接收不断切换时钟 输入CLK 104。因此，总共六个栅电容成为锁存器100内的功耗的原因。明显的是，如果锁 存器中的功耗能够降低，则ICG单元的总体功耗能够降低。
[0021] 图2示出了根据一个实施例的锁存器200的示意图。在一个示例中，锁存器200 是低电平触发的锁存器。锁存器200包括三态反相器205。三态反相器205接收锁存器输 入（D) 202和时钟输入CLK 204。节点'A'接收三态反相器205的输出。节点'A'耦合到反 相逻辑门206。反相逻辑门206接收三态反相器205的该输出以及时钟输入CLK 204。
[0022] 在节点'B'处接收反相逻辑门206的输出。第一反相器208耦合到节点'A'并且 接收三态反相器205的该输出。第一反相器208生成第一反相输出N1212。
[0023] 半三态反相器210包括第三PMOS晶体管214。第三PMOS晶体管214的栅极端子耦 合到节点'B'。第三NMOS晶体管216耦合到第三PMOS晶体管214的漏极端子。第三PMOS 晶体管214的该漏极端子和第三NMOS晶体管216的漏极端子耦合到节点'A'并且接收三态 反相器205的该输出。该第三NMOS晶体管的栅极端子接收时钟输入CLK 204。第四NMOS 晶体管218耦合到第三NMOS晶体管216的源极端子。第四NMOS晶体管218的栅极端子耦 合到第一反相器208并且接收第一反相输出N1212。第四NMOS晶体管218的该源极端子和 第三PMOS晶体管214的源极端子分别耦合到接地和电源端子（V dd)。
[0024] 输出反相器250耦合到锁存器200。输出反相器250耦合到节点'A'并且生成锁 存器输出Q 252。在一个示例中，锁存器200被配置成用于接收清零信号和预设信号中的至 少一个。该清零信号将存储在锁存器200中的比特/位值清零。该预设信号将存储在锁存 器200中的比特值设置为预定义的值。锁存器200可包括本领域技术人员已知的一个或更 多个附加部件或输入并且为了简明本描述而未在此对其进行讨论。
[0025] 现在解释在图2中示出的锁存器200的操作。三态反相器205将锁存器输入D 202 反相以便生成三态反相器205的该输出。节点'A'接收三态反相器205的该输出。反相逻 辑门206接收时钟输入CLK 204和三态反相器205的该输出并且生成控制信号（CNT) 207。
[0026] 在一个实施例中，该反相逻辑门是与非门。在另一个实施例中，当锁存器200是低 电平触发的锁存器时，反相逻辑门206是与非门，而当锁存器200是高电平触发的锁存器 时，反相逻辑门206是或非门。三态反相器205接收控制信号（CNT) 207。控制信号（CNT) 207 激活三态反相器205。在一个示例中，在接收到控制信号（CNT) 207和时钟输入CLK 204的 确定相时，三态反相器205被激活。
[0027] 在一个版本中，当时钟输入CLK 204在低电平触发的锁存器中处于逻辑'0'时，控 制信号（CNT) 207和时钟输入CLK 204激活三态反相器205,从而使得三态反相器205的该 输出是锁存器输入D 202的反相。第一反相器208接收三态反相器205的该输出并且生成 第一反相输出N1212。输出反相器250将三态反相器205的该输出反相以便生成锁存器输 出Q 252。当时钟输入CLK 204处于逻辑'1'时，三态反相器205被停用并且锁存器200通 过反相逻辑门206和半三态反相器210中的背靠背反相保持数据。
[0028] 现在借助逻辑状态解释锁存器200的操作。在第一状态下，时钟输入CLK 204处 于逻辑'〇'并且锁存器输入D 202处于逻辑'0'。三态反相器205的该输出处于逻辑'1'， 即，节点'A'处于逻辑'1'。当锁存器200是低电平触发的锁存器时，反相逻辑门206是与 非门。因此，节点'B'处于逻辑'l'，即，当时钟输出CLK 204处于逻辑'0'时，反相逻辑门 206所生成的控制信号（CNT) 207处于逻辑' Γ。
[0029] 控制信号（CNT) 207和时钟输入CLK 204激活三态反相器205。节点'B'处的逻辑 ' Γ使第三PMOS晶体管214停用。由于时钟输入CLK 204处于逻辑'0'，第三NMOS晶体管 216被停用。同样，第一反相器208所生成的第一反相输出N1212处于使第四NMOS晶体管 218停用的逻辑'0'。
[0030] 假设锁存器输出Q 252的初始值是逻辑'1'。输出反相器250从节点'A'接收逻 辑' Γ并且因此锁存器输出Q 252转变到逻辑'0'。
[0031] 在第二状态下，时钟输入CLK 204转变到逻辑'1'而锁存器输入D 202仍处于逻 辑'0'。节点'A'继续处于逻辑'1'。反相逻辑门206的该输出转变到逻辑'0'。因此，节 点'B'处于逻辑'0'，即，反相逻辑门206所生成的控制信