基于可逆逻辑的8421码的异步十进制计数器的制造方法
【技术领域】
[0001] 本发明涉及量子信息技术领域低功耗异步十进制计数器的设计领域，具体地，涉 及一种基于可逆逻辑的8421码的异步十进制计数器。
【背景技术】
[0002] 计数器是电路系统中最基本的器件之一，不仅可用于对时钟脉冲个数进行计数， 还可用作定时、分频、产生节拍脉冲以及其他时序信号。然而传统的计数器采用经典逻辑门 构造，计算时存在信息位的丢失，功耗较大，产生的能耗限制了芯片的性能和计算速度。
[0003] R.Landaner提出在不可逆逻辑计算中，每位信息的丢失，产生kTln2焦耳的热量， 其中k为波尔兹曼常量，T为执行操作时的环境温度。因此，如何可以从根本上解决传统逻辑 电路的能耗问题实现异步十进制计数成为一种亟需解决的问题。
【发明内容】
[0004] 本发明的目的是提供一种基于可逆逻辑的8421码的异步十进制计数器，该基于可 逆逻辑的8421码的异步十进制计数器克服了在实现十进制计数的过程中系统能耗过高的 问题，实现了低能耗进行计数的效果。
[0005] 为了实现上述目的，本发明提供了一种基于可逆逻辑的8421码的异步十进制计数 器，该异步十进制计数器包括：
[0006] 第一可逆T触发器、第二可逆T触发器、第一可逆JK触发器、第二可逆JK触发器、FG 门和TG门相级联形成计数器。
[0007] 优选地，所述第一可逆T触发器的第一输出端的输出十进制数的第零位Q0;
[0008] 所述第一可逆T触发器的第二输出端连接于所述FG门的第一输入端，所述FG门 输出两路时钟信号分别输出给所述第一可逆JK触发器的时钟输入端和第二可逆JK触发器 的时钟输入端，所述FG门的第二输入端连接于低电平。
[0009] 优选地，所述第一 JK触发器的第一输出端Q1连接到TG门的第二输入端;所述第一 JK触发器的第二输出端g连接于所述第二可逆T触发器的时钟信号输入端，所述TG门输出 十进制数的第一位Q1和十进制数的第二位Q 2。
[0010]优选地，所述TG门的第三输出端连接于所述第二可逆JK触发器的J端，所述第二可 逆JK触发器的第一输出端输出十进制数的第三位q3。
[0011] 优选地，所述第二可逆JK触发器的第二输出端g连接于所述第一可逆JK触发器 的J端。
[0012] 优选地，所述第一 JK触发器的K端连接于高电平;所述第二JK触发器的K端连接于 高电平。
[0013] 优选地，所述第一可逆JK触发器包括：
[0014] 第一MFRG门、第二MFRG和F2G门，所述第一MFRG门的第二输入端为所述第一可逆JK 触发器的J端；所述第一MFRG门的第三输入端为所述第一可逆JK触发器的K端；所述第一 MFRG门的第一输出端连接于所述第二MFRG门的第三输入端;所述第一 MFRG门的第二输出端 连接于所述第二MFRG门的第二输入端;第二MFRG门的第一输入端为第一可逆JK触发器的时 钟端;第二MFRG门的第三输出端连接于所述F2G门的第一输入端;所述F2G门的第二输入端 连接于低电平，所述F2G门的第三输入端连接于高电平，所述F2G门的第一输出端连接于所 述第一 MFRG门的第一输入端，所述F2G门的第二输出端和所述F2G门的第三输出端分别为所 述第一可逆JK触发器的第一输出端Q和所述第一可逆JK触发器的第二输出端^。
[0015] 优选地，所述第一可逆T触发器的第一输入端为T端;所述第一可逆T触发器的第二 输入端作为所述可逆T触发器的时钟端;所述第一可逆T触发器的第四输入端连接于低电 平;所述第一可逆T触发器的第三输出端连接于所述第一可逆T触发器的第三输入端;所述 第一可逆T触发器的第四输出端连接于所述FG门的第一输入端。
[0016] 优选地，所述第一可逆T触发器包括:TFG门和FG门，所述TFG门的第三输出端连接 于所述TFG门的第三输入端，所述TFG门的第四输出端连接于所述FG门的第一输入端。
[0017]通过上述【具体实施方式】，本发明的基于可逆逻辑的8421码的异步十进制计数器采 用量子逻辑门进行电路设计，因此本发明中的异步十进制计数器具有可逆性，在进行十进 制技术的过程中，可有效防止运算过程中信息位的丢失，可以大大降低系统的能耗。
[0018] 本发明的其他特征和优点将在随后的【具体实施方式】部分予以详细说明。
【附图说明】
[0019] 附图是用来提供对本发明的进一步理解，并且构成说明书的一部分，与下面的具 体实施方式一起用于解释本发明，但并不构成对本发明的限制。在附图中：
[0020] 图1是说明本发明的一种优选实施方式的异步十进制计数器的FG门的结构示意 图；
[0021] 图2是说明本发明的一种优选实施方式的异步十进制计数器的F2G门的结构示意 图；
[0022] 图3是说明本发明的一种优选实施方式的异步十进制计数器的TG门的结构示意 图；
[0023]图4是说明本发明的一种优选实施方式的异步十进制计数器的MFRG门的结构示意 图；
[0024] 图5(a)是说明本发明的一种优选实施方式的异步十进制计数器的第一可逆JK触 发器JK_FF的组成原理图；
[0025] 图5(b)是说明本发明的一种优选实施方式的异步十进制计数器的第一可逆JK触 发器JK_FF的结构示意图；
[0026] 图6是说明本发明的一种优选实施方式的基于可逆逻辑的8421码异步十进制计数 器的结构示意图；
[0027] 图7是说明本发明的一种优选实施方式的异步十进制计数器的状态转换图；
[0028] 图8是说明本发明的一种优选实施方式的异步十进制计数器的TFG门的结构示意 图；
[0029] 图9(a)是说明本发明的一种优选实施方式的异步十进制计数器的第一可逆T触发 器丁_??的实现原理图。
[0030] 图9(b)是说明本发明的一种优选实施方式的异步十进制计数器的第一可逆T触发 的结构示意图。
【具体实施方式】
[0031] 以下结合附图对本发明的【具体实施方式】进行详细说明。应当理解的是，此处所描 述的【具体实施方式】仅用于说明和解释本发明，并不用于限制本发明。
[0032] 本发明提供一种基于可逆逻辑的8421码的异步十进制计数器，该异步十进制计数 器包括：
[0033] 第一可逆T触发器、第二可逆T触发器、第一可逆JK触发器、第二可逆JK触发器、FG 门和TG门相级联形成计数器。
[0034] 通过上述【具体实施方式】，本发明的异步十进制计数器均采用量子逻辑门进行电路 设计，因而具有可逆性，可有效防止运算过程中信息位的丢失，从而可以大大降低系统的能 耗。
[0035]以下结合附图1-附图9对本发明进行进一步的说明，在本发明中，为了提高本发明 的适用范围，特别使用下述具体的实施方式来实现。
[0036] 在本发明的一种【具体实施方式】中，为了提高本发明的适用范围，且方便技术人员 使用本发明的技术，特别使用下述【具体实施方式】来实现。
[0037] 所述第一可逆T触发器的第一输出端的输出十进制数的第零位Q0;
[0038] 所述第一可逆T触发器的第二输出端连接于所述FG门的第一输入端，所述FG门 输出两路时钟信号分别输出给所述第一可逆JK触发器的时钟输入端和第二可逆JK触发器 的时钟输入端，所述FG门的第二输入端连接于低电平。
[0039] 通过上述的【具体实施方式】，可以实现第一可逆T触发器和第二可逆JK触发器的时 钟信号CLKl和CLK3输入，得到时钟控制信号，其中，FG门的第二输入端即图1中的B端连接于 低电平，从而使得FG门起到复制信号的作用，此时它的两个输出端信号相同；相反的，当FG 门的第二输入端即图1中的B端连接于高电平时，此时，FG门第二输出端的作用是对输入信 号取反操作。
[0040]在本发明的一种【具体实施方式】中，所述第一JK触发器的第一输出端Qi连接到TG门 的第二输入端;所述第一 JK触发器的第二输出端g连接于所述第二可逆T触发器的时钟信 号输入端，所述TG门输出十进制数的第一位Q1和十进制数的第二位Q 2。
[0041] 通过上述的实施方式，本发明的第一 JK触发器的第二输出端g给所述第二个可 逆T触发器提供脉冲时钟信号CLK2，如