一种多模分频器和电子装置的制造方法
【技术领域】
[0001]本发明涉及一种分频技术，具体而言涉及一种多模分频器和电子装置。
【背景技术】
[0002]多模分频器(Mult1-ModulusDivider ；MMD)是在传统的锁相环(phase-lockedloop ；PLL)技术中实现分频的一种重要方式。多模分频器电路包括多个级联的分频单元(例如:除2/除3分频器，简称DIV2/3)，并且根据输入的频率和分频系数(divisor)产生相应的输出频率。
[0003]基本的MMD结构具有连续的分频范围2n?2n+1_1。对于一些混合逻辑电路，扩展的分频比的范围可以达到2N M?2n+1-1。
[0004]基于Div2/3单元级联的MMD，目前主要分为两种具体实现方式:
[0005]第一种是基于CML(current mode logic)逻辑的差分信号级联，其主要应用于高速射频电路，但功耗较大。第二种是基于CMOS电平的单端时钟信号级联，其主要应用于较低频率的多模分频器(一般小于2GHz)。
[0006]随着芯片的工艺尺寸的缩小、工作频率的提高，以及日益增长的对低功耗的需求，人们希望MMD在工作在射频频率的情况下仍然尽可能保持低功耗。然而，上述的两种基于Div2/3单元级联的MMD均无法满足这一要求。因此，有必要提出一种新的多模分频器(MMD)。
【发明内容】
[0007]针对现有技术的不足，本发明提供一种多模分频器，可以在工作在射频频率的情况下，具有较低的功耗。
[0008]本发明的一个实施例提供一种多模分频器，包括分频模块、频率选择模块和重定时模块，所述分频模块用于对输入信号进行多模分频处理并将产生的多个分频信号输入到所述频率选择模块，所述频率选择模块用于从所述多个分频信号中选择所需频率的分频信号并将其输入到所述重定时模块，所述重定时模块用于对从所述频率选择模块输入的所述分频信号进行重定时处理并输出经处理的所述分频信号；其中，所述分频模块包括N个差分级联的由基于CMOS逻辑的高速D触发器构成的除2/除3分频器单元，N大于等于2。
[0009]可选地，在所述分频模块中，与所述多模分频器最终输出的分频信号无关的后级除2/除3分频器单元被关闭。
[0010]可选地，关闭后级除2/除3分频器单元的方法包括:在相应的后级除2/除3分频器单元的MS输入端施加模式停止信号。
[0011]可选地，在所述分频模块中，每个除2/除3分频器单元的M0端作为分频输出。
[0012]可选地，在所述分频模块中，从第一级除2/除3分频器单元开始每一级除2/除3分频器单元中的晶体管的尺寸依次减小。
[0013]可选地，所述分频模块的分频系数为2?2n+1_1连续可编程。
[0014]可选地，所述频率选择模块包括多路选择器。
[0015]可选地，所述频率选择模块的输出频率的占空比为50%。
[0016]可选地，所述重定时模块包括D触发器。
[0017]可选地，所述重定时模块的时钟采用所述分频模块的输入时钟。
[0018]可选地，所述重定时模块采用可配置的重定时时钟信号。
[0019]本发明的另一个实施例提供一种电子装置，包括电子组件以及与所述电子组件相连的多模分频器，所述多模分频器包括分频模块、频率选择模块和重定时模块，所述分频模块用于对输入信号进行多模分频处理并将产生的多个分频信号输入到所述频率选择模块，所述频率选择模块用于从所述多个分频信号中选择所需频率的分频信号并将其输入到所述重定时模块，所述重定时模块用于对从所述频率选择模块输入的所述分频信号进行重定时处理并输出经处理的所述分频信号；其中，所述分频模块包括N个差分级联的由基于CMOS逻辑的高速D触发器构成的除2/除3分频器单元，N大于等于2。
[0020]本发明的多模分频器，由于分频模块包括N个差分级联的除2/除3分频器单元，且该除2/除3分频器单元由基于CMOS逻辑的高速差分D触发器构成，因此可以工作在射频频率下，并且具有较低的功耗。并且，由于该多模分频器包括重定时模块13，因此可以在一定程度上消除相位噪声。本发明的电子装置，由于使用了上述的多模分频器，因而同样具有上述优点。
【附图说明】
[0021]本发明的下列附图在此作为本发明的一部分用于理解本发明。附图中示出了本发明的实施例及其描述，用来解释本发明的原理。
[0022]附图中:
[0023]图1为本发明的一个实施例的一种多模分频器的结构示意图；
[0024]图2为本发明的多模分频器中的除2/除3分频器的一种结构示意图；
[0025]图3为本发明的多模分频器中的频率选择模块的一种结构示意图；
[0026]图4为本发明的多模分频器对输出频率进行重定时(retiming)的示意图。
【具体实施方式】
[0027]在下文的描述中，给出了大量具体的细节以便提供对本发明更为彻底的理解。
[0028]然而，对于本领域技术人员而言显而易见的是，本发明可以无需一个或多个这些细节而得以实施。在其他的例子中，为了避免与本发明发生混淆，对于本领域公知的一些技术特征未进行描述。
[0029]应当理解的是，本发明能够以不同形式实施，而不应当解释为局限于这里提出的实施例。相反地，提供这些实施例将使公开彻底和完全，并且将本发明的范围完全地传递给本领域技术人员。在附图中，为了清楚，层和区的尺寸以及相对尺寸可能被夸大。自始至终相同附图标记表示相同的元件。
[0030]应当明白，当元件或层被称为“在...上”、“与...相邻”、“连接至『或“耦合到”其它元件或层时，其可以直接地在其它元件或层上、与之相邻、连接或耦合到其它元件或层，或者可以存在居间的元件或层。相反，当元件被称为“直接在...上”、“与...直接相邻”、“直接连接到”或“直接耦合到”其它元件或层时，则不存在居间的元件或层。应当明白，尽管可使用术语第一、第二、第三等描述各种元件、部件、区、层和/或部分，这些元件、部件、区、层和/或部分不应当被这些术语限制。这些术语仅仅用来区分一个元件、部件、区、层或部分与另一个元件、部件、区、层或部分。因此，在不脱离本发明教导之下，下面讨论的第一元件、部件、区、层或部分可表示为第二元件、部件、区、层或部分。
[0031]空间关系术语例如“在...下”、“在...下面”、“下面的”、“在...之下”、“在...之上”、“上面的”等，在这里可为了方便描述而被使用从而描述图中所示的一个元件或特征与其它元件或特征的关系。应当明白，除了图中所示的取向以外，空间关系术语意图还包括使用和操作中的器件的不同取向。例如，如果附图中的器件翻转，然后，描述为“在其它元件下面”或“在其之下”或“在其下”元件或特征将取向为在其它元件或特征“上”。因此，示例性术语“在...下面”和“在...下”可包括上和下两个取向。器件可以另外地取向(旋转90度或其它取向)并且在此使用的空间描述语相应地被解释。
[0032]在此使用的术语的目的仅在于描述具体实施例并且不作为本发明的限制。在此使用时，单数形式的“一”、“一个”和“所述/该”也意图包括复数形式，除非上下文清楚指出另外的方式。还应明白术语“组成”和/或“包括”，当在该说明书中使用时，确定所述特征、整数、步骤、操作、元件和/或部件的存在，但不排除一个或更多其它的特征、整数、步骤、操作、元件、部件和/或组的存在或添加。在此使用时，术语“和/或”包括相关所列项目的任何及所有组合。
[0033]为了彻底理解本发明，将在下列的描述中提出详细的步骤以及详细的结构，以便阐释本发明的技术方案。本发明的较佳实施例详细描述如下，然而除了这些详细描述外，本发明还可以具有其他实施方式。
[0034]实施例一
[0035]本发明实施例提供一种新的多模分频器(MMD)，其是针对传统的MMD结构的改进方案，分频系数为(2?2n+1-1)连续可编程。为同时满足多模分频器的高速工作以及低功耗的需求，本发明实施例采用基于“伪差分”的CMOS逻辑的“除2/除3分频器”(简称DIV23)作为分频模块的单元电路。在该采用除2/除3分频器(DIV23)的单元电路中加入模式停止(Mode Stop ；MS)输入端，以一定的组合逻辑控制关闭不必要的除2/除3分频器单元的翻转，因而可以在降低功耗的同时，减小分频器产生的额外频谱杂散分量。
[0036]此外，该多模分频器还可以对输出频率进行重定时(retiming)处理，以消除级联除2/除3分频器单元所带来的累加型相位噪声；运用可配置的retiming时钟信号，达到低相位噪声与低功耗的性能折中。
[0037]本发明实施例的一种多模分频器的结构如图1所示，包括:分频模块11、频率选择模块12和重定时(retiming)模块13，其中，分频模块11用于对输入信号进行多模分频处理并将产生的多个分频信号输入到频率选择模块12，频率选择模块12用于从该多个分频信号中选择所需频率的分频信号并将其输入到重定时模块13，重定时模块13用于对从频率选择模块12输入的分频信号进行重定时处理并将经处理的分频信号输出。其中，分频模块11包括N个差分级联的除2/除3分频器(DIV23)单元，该除2/除3分频器(DIV23)单元由基于CMOS逻辑的高速差分D触发器构成，并且N大于等于2。
[0038]在本实施例中，差分输入、差分输出的信号通路和相应的除2/除3分频器(DIV23)单元可以在较低功耗的前提下，工作到更高频率，基本可以满足射频频段的需求。由于差分信号具有较强的抗噪声干扰能力，因此可以提升本实施例的多模分频器在各种外界干扰信号下的工作稳定性。