]采样组件228包括第一级数据(D)触发器和第二级D触发器，这些触发器被配置成生成指示符240和242。第一级包括触发器220和222。第二级包括触发器224和226。触发器具有被连接至地的输入D，并且以输入信号为时钟。第一级触发器还在复位输入R处接收复位信号。应当理解的是在此示例中采样级组件228被示为具有第一级和第二级，但是也可使用其他合适的级数，诸如单级、多级或三级。
[0035]触发器220以第一脉冲230为时钟，并且根据第一脉冲230为高电平，生成或设置其输出Q 236为高电平。Q处的输出信号被称为第一超前信号236。触发器222以第二脉冲232为时钟，并且根据第二脉冲232为高电平，生成或设置其输出Q为高电平。Q处的输出信号被称为第二超前信号238。
[0036]D触发器224在其时钟输入处接收第一超前信号236，根据第一超前信号236为高电平，将其输出Q设置成高电平。输出Q处的信号被称为第一在先指示符240。通常，如果第一在先指示符240为高电平，则第一时钟110被判定为在采样周期期间早于第二时钟112。
[0037]D触发器226在其时钟输入处接收第二超前信号238，根据第二超前信号238为高电平，将其输出Q设置成高电平。输出Q处的信号被称为第二在先指示符242。根据第二时钟112被判定为在采样周期期间早于第一时钟110，第二在先指示符242为高电平。
[0038]通常，采样组件228用来扩大第一脉冲230和第二脉冲232的状态，并且提供适当形式的、包括脉冲持续时间的判定信号114以供其他组件使用。
[0039]图3是示出互斥元件300的图示。元件300能够被用于诸如上面所描述的转换器200之类的TDC中。互斥元件300能够被用作转换器200中的元件218。
[0040]图3提供了对于互斥元件300的适当配置的示例。应当理解的是也能够使用其他适当的配置。
[0041]互斥元件300 (MUTEX)接收多个时钟并分辨或确定这些时钟之间的时序差。此外，元件300分辨或确定诸如亚皮秒变化之类的相对较小的时序差。
[0042]在此示例中，元件300接收第一时钟110和第二时钟112。这些时钟可具有不同的频率和/或时序，其中一个时钟通常早于另一时钟。互斥元件300分辨或识别时序差，并分别基于第一时钟110和第二时钟112生成第一脉冲信号230和第二脉冲信号232。
[0043]在此示例中，根据第一时钟110早于第二时钟112，第一脉冲信号230被驱动为高电平。另外，根据第一时钟110早于第二时钟112，第二脉冲信号232被驱动为低电平。
[0044]根据第二时钟112早于第一时钟110，第二脉冲信号232被驱动为高电平。另外，根据第二时钟112早于第一时钟110，第一脉冲信号230被驱动为低电平。
[0045]互斥元件300包括NAND (与非门)级和亚稳态滤波器。NAND级包括第一门电路NANDl和第二门电路NAND2。如图3所示，NAND门电路被交叉耦合，其中两个输入中的一个被连接到另一门电路的输出。
[0046]亚稳态滤波器包括第一串晶体管和第二串晶体管。第一串包括第一 P型晶体管Pl和第一 η型晶体管NI。晶体管Pl将其栅极连接至第一门电路NANDl的输出，并将其源极连接至第二门电路NAND2的输出。晶体管NI将其栅极连接至第一门电路NANDl的输出，将其源极连接至地，并且将其漏极连接至Pl的漏极。Pl和NI相耦接的漏极被配置成生成第一脉冲信号 230 (RCLK_PULSE)。
[0047]第二串晶体管包括第二 η型晶体管N2和第二 P型晶体管P2。晶体管Ν2将其栅极连接至第二门电路NAND2的输出，并将其漏极连接至地。晶体管Ρ2将其栅极连接至第二门电路NAND2的输出，将其漏极连接至第一门电路NANDl的输出，并且将其源极连接至晶体管Ν2的源极。晶体管Ρ2的源极和晶体管Ν2的源极被配置成生成第二脉冲信号232 (BCLK_PULSE)ο
[0048]NAND门电路被配置成根据在采样时段期间时钟信号110或112中的哪一个早于另一个来驱动它们输出中的一个。滤波器级被配置成将它们输出中的另一个驱动成与前一个相反的状态。例如，如果时钟110更早，则NANDl的输出被驱动为高电平，并且被传送到滤波器级的第一输出，即第一脉冲230。继续这个示例，滤波器级的第二输出，即第二脉冲232被驱动为低电平。
[0049]作为另一示例，当时钟110和112在近乎相同时间转变时，NAND门电路进入亚稳态。如果第一时钟110早于第二时钟112到达，则第一门电路NANDl相较于第二门电路NAND2将稍快响应。一旦第一脉冲230切换为高电平，滤波器级就迫使另一输出，即第二脉冲232为低电平。如果第二时钟112早于第一时钟110到达，则第二门电路NAND2相较于第一门电路NANDl将稍快响应。一旦第二脉冲232切换为高电平，滤波器级就迫使另一输出，即第一脉冲230为低电平。
[0050]图4和5是时间到数字转换器(TDC)的示例性时序图。TDC能够使用如上面所描述的转换器200及其变体来实现。结合上面的系统对这些图示进行了描述，并且这些图示被提供用于说明性的目的。应当理解的是还考虑到了其他时序。
[0051]图4是时序图400，其中第一时钟早于第二时钟。图400示出了沿着X轴的时间和沿着I轴的、对应于高电平或低电平的逻辑信号电平。
[0052]如图400所示，判定基于采样时间或时段。采样时间是相对较短的时间段。在一个示例中，采样时间被选定为具有第一时钟和第二时钟的周期或少于第一和第二时钟的周期。
[0053]第一时钟被标记为RCLK并且对应于上面所描述的第一时钟110。第二时钟被标记为BCLK并且对应于上面所描述的第二时钟112。第一脉冲信号被标记为RCLK_PULSE并且对应于上面所描述的第一脉冲信号230。第二脉冲信号被标记为BCLK_PULSE并且对应于上面所描述的第二脉冲信号232。第一超前信号被标记为RCLK_LEAD并且对应于上面所描述的第一超前信号236。第二超前信号被标记为BCLK_LEAD并且对应于上面所描述的第二超前信号238。第一在先指示符被标记为RCLK_EARLY并且对应于上面所描述的第一在先指示符240。第二在先指示符被标记为BCLK_EARLY并且对应于上面所描述的第二在先指示符242。复位信号RESET在采样时间期间被设置为低电平。
[0054]在此示例中，在采样时间期间(RESET =低电平)，由于RCLK在BCLK从低电平转变到高电平之前从低电平转变成高电平，所以RCLK早于BCLK。RCLK和BCLK被示为具有不同的频率。在此示例中，BCLK具有较高的频率。
[0055]在此示例中，RCLK由NANDl门电路接收，BCLK由NAND2门电路接收。RCLK早于BCLK,从而NANDl门电路做出响应，并且滤波器将RCLK_PULSE设置成高电平，而将BCLK设置成低电平。RCLK_PULSE在一段时间内保持高电平，在此示例中，该一段时间一直到RCLK从高电平转变到低电平。RCLK_PULSE和BCLK_PULSE被提供作为互斥元件的输出。
[0056]诸如上面所描述的组件228之类的采样组件接收RCLK_PULSE和BCLK_PULSE。第一级触发器在其时钟输入处接收RCLK_PULSE，并生成RCLK_LEAD，RCLK_LEAD是延迟版本的RCLK_PULSE。类似地，另一第一级触发器在其时钟输入处接收BCLK_PULSE，并生成BCLK_LEAD, BCLK_LEAD是延迟版本的BCLK_PULSE。根据RESET从低电平转变至高电平，RCLK_LEAD信号转变回低电平。根据RESET从低电平转变至高电平，BCLK_LEAD信号保持低电平。
[0057]第一第二级触发器接收RCLK_PULSE并生成RCLK_EARLY。另一第二级触发器接收BCLK_PULSE并生成BCLK_EARLY。RCLK_EARLY在适当长的时段内保持高电平，而BCLK_EARLY被保持为低电平。因此，TDC输出信号(RCLK_EARLY和BCLK_EARLY)可被用于时序判定和调整。
[0058]图5是时序图500，其中第二时钟早于第一时钟。图500示出了沿着X轴的时间和沿着I轴的、对应于高电平或低电平的逻辑信号电平。
[0059]如图500所示，判定基于采样时间或时段。同样，采样时间是相对较短的时间段。
[0060]第一时钟被标记为RCLK并且对应于上面所描述的第一时钟110。第二时钟被标记为BCLK并且对应于上面所描述的第二时钟112。第一脉冲信号被标记为RCLK_PULSE并且对应于上面所描述的第一脉冲信号230。第二脉冲信号被标记为BCLK_PULSE并且对应于上面所描述的第二脉冲信号232。第一超前信号被标记为RCLK_LEAD并且对应于上面所描述的第一超前信号236。第二超前信号被标记为BCLK_LEAD并且对应于上面所描述的第二超前信号238。第一在先指示符被标记为RCLK_EARLY并且对应于上面所描述的第一在先指示符240。第二在先指示符被标记为BCLK_EARLY并且对应于上面所描述的第二在先指示符242。复位信号RESET在采样时间期间被设置为低电平。
[0061 ] 在此示例中，在采样时间期间(RESET =低电平)，由于RCLK在BCLK从低电平转变到高电平之前从低电平转变成高电平，所以RCLK早于BCLK。RCLK和BCLK被示为具有不同的频率。在此示例中，BCLK具有较高的频率。
[0062]在此示例中，RCLK由NANDl门电路接收，BCLK由NAND2门电路接收。然而，BCLK早于RCLK，从而NAND2门电路做出响应，并且