一种时钟产生装置和自动校验电路控制模块的制作方法

文档序号:9767572阅读:519来源:国知局
一种时钟产生装置和自动校验电路控制模块的制作方法
【技术领域】
[0001]本发明涉及芯片系统的内部时钟实现技术,尤其涉及一种时钟产生装置和自动校验电路控制模块。
【背景技术】
[0002]芯片系统的内部时钟实现方式,主要包括以下三类:一、外部晶体振荡器提供;二、内部振荡器提供;三、从数据恢复时钟提供。智能卡芯片是对成本要求很高的一类芯片,而上面提到的三类时钟实现方式对于这类产品不是都能适用,其中,方式一成本太高,方式三电路实现代价大、功耗高。所以方式二是智能卡芯片中常采用的时钟产生方式。但方式二的缺点是随工艺角、电压、温度变化太大,使有的芯片能工作在很高频率,有些芯片工作频率又很低,使芯片的一致性很差,影响用户体验。所以高精度、低功耗的内部振荡器成为研究的一个重要课题。

【发明内容】

[0003]为解决现有存在的技术问题,本发明实施例期望提供一种时钟产生装置和自动校验电路控制模块。
[0004]为实现上述发明目的,本发明实施例采用以下方式来实现:
[0005]本发明实施例提供了一种时钟产生装置,所述装置包括:基准电压产生模块和振汤电路t旲块,
[0006]基准电压产生模块,由晶体管MP3、自动校验电路控制模块和电阻Rl组成;晶体管MP3的漏极接电源VDD,源极接电阻R1,栅极接地;电阻Rl的另一端接自动校验电路控制模块的VRFE端口 ;自动校验电路控制模块输出VREF给振荡电路模块提供参考电压;
[0007]自动校验电路控制模块由晶体管MN3、MN4、MN5、SwitchU Switch2组成;晶体管丽3的漏极接地VSS,源极和栅极一起接到VREF ;晶体管MN4的漏极接Switchl,源极和栅极一起接到VREF ;晶体管MN5的漏极接Switch2,源极和栅极一起接到VREF ;
[0008]振荡电路模块由晶体管MNl、MN2、MPU MP2 ;电容Cl、C2 ;比较器C0MP1、C0MP2 ;D触发器FF组成;晶体管MPl的漏极接电源VDD,晶体管MPl源极与晶体管丽I的源极相接结点名称为VCl,晶体管MPl栅极与晶体管丽I的栅极相接接到D触发器FF的输出Q非端,晶体管丽I的漏极接晶体管MN4的源极,晶体管MN4的漏极接地VSS,晶体管MN4的栅极接VREF ;晶体管MP2的漏极接电源VDD,晶体管MP2源极与晶体管丽2的源极相接结点名称为VC2,晶体管MP2栅极与晶体管丽2的栅极相接接到D触发器FF的输出Q端,晶体管丽2的漏极接晶体管丽5的源极,晶体管丽5的漏极接地VSS,晶体管丽5的栅极接VREF。
[0009]上述方案中,晶体管MP3管与电阻Rl串联,二者温度系数相反。
[0010]上述方案中,振荡电路模块中电容Cl和C2的放电前后电压差与VDD相关,电容Cl和C2放电电流也与VDD相关。
[0011]本发明实施例还提供了一种自动校验电路控制模块,由晶体管丽3、MN4、丽5、Switchl、Switch2 组成;
[0012]晶体管丽3的漏极接地VSS,源极和栅极一起接到自动校验电路控制模块的VRFE端口 ;晶体管MN4的漏极接Switchl,源极和栅极一起接到自动校验电路控制模块的VRFE端口 ;晶体管丽5的漏极接Switch2,源极和栅极一起接到自动校验电路控制模块的VRFE端口。
[0013]上述方案中,通过开关Switchl和Switch2导通和断开,改变偏置电流大小,从而改变电流镜像比,来调节输出频率,校准工艺偏差引起的频率偏差。
[0014]本发明实施例所提供的一种时钟产生装置和自动校验电路控制模块,可以消除电源电压、温度和工艺对时钟频率的影响,提高时钟的精度。
【附图说明】
[0015]图1为本发明实施例的一种时钟产生装置的结构示意图;
[0016]图2为本发明实施例的一种自动校验电路控制模块的结构示意图。
【具体实施方式】
[0017]下面结合附图和具体实施例对本发明的技术方案进一步详细阐述。
[0018]针对常用内部振荡器的输出频率随工艺角、电压、温度变化太大的问题,本发明实施例提供一种精度高的内部振荡器装置,可以消除工艺角、电压、温度对输出频率的影响。本发明实施例适用于低成本的内部时钟产生装置设计。
[0019]根据本发明实施例的时钟产生装置如图1所示,包括:基准电压产生模块11和振荡电路模块13。
[0020]基准电压产生模块11,由晶体管MP3、自动校验电路控制模块12和电阻Rl组成。其中,晶体管MP3的漏极接电源VDD,源极接电阻R1,栅极接地;P0LY电阻Rl的另一端接自动校验电路控制模块12的VRFE端口 ;自动校验电路控制模块12输出VREF给振荡电路模块13提供参考电压。基准电压产生模块11有两个作用,第一是产生振荡电路模块13的基准电压VREF ;第二是消除电阻温度系数。
[0021]自动校验电路控制模块12如图2中所示,由晶体管丽3、MN4、丽5、Switchl (图2中21所示)、Switch2(图2中22所示)组成。其中,晶体管丽3的漏极接地VSS,源极和栅极一起接到VREF ;晶体管MN4的漏极接Switchl,源极和栅极一起接到VREF ;晶体管丽5的漏极接Switch2,源极和栅极一起接到VREF ;自动校验电路控制模块12的作用是通过程序控制开关校准输出频率,消除生产工艺偏差对输出频率的影响。
[0022]振荡电路模块13,由晶体管MNl、MN2、MPl、MP2 ;电容Cl、C2 ;比较器COMPl (图1中14所示)、C0MP2(图1中15所示);D触发器FF(图1中16所示)组成。其中,晶体管MPl的漏极接电源VDD,MPl源极与晶体管丽I的源极相接结点名称为VC1,MPl栅极与丽I的栅极相接接到D触发器FF(图1中16所示)的输出Q非端,丽I的漏极接MN4的源极,MN4的漏极接地VSS,MN4的栅极接VREF ;晶体管MP2的漏极接电源VDD,MP2源极与晶体管丽2的源极相接结点名称为VC2,MP2栅极与丽2的栅极相接接到D触发器FF (图1中16所示)的输出Q端,丽2的漏极接丽5的源极,丽5的漏极接地VSS,丽5的栅极接VREF。振荡电路模块的作用产生需要的时钟频率。
[0023]本发明实施例的时钟产生装置的工作原理如下:
[0024]如图1所示,当VC2低于VREF时,比较器输出使D触发器FF (图1中16所示)的S端为0,R端为1,Q端输出为1,Q非端
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