基于fpga的多路选择器的工艺映射方法
【技术领域】
[0001]本发明涉及集成电路技术领域，尤其涉及基于FPGA的多路选择器的工艺映射方法。
【背景技术】
[0002]现场可编程门阵列(Field — Programmable Gate Array, FPGA)是一种具有丰富硬件资源、强大并行处理能力和灵活可重配置能力的逻辑器件。这些特征使得FPGA在数据处理、通信、网络等很多领域得到了越来越多的广泛应用。
[0003]在FPGA的应用设计中，多路选择器(MUX)是一种被广泛使用的通用器件。在传统的工艺映射方法中，基于四输入查找表(LUT4)实现的六选一选择器的逻辑映射示意图可以如图1所示。第一个LUT4对输入信号i0和il进行选通，第二个LUT4对输入信号i2和i3进行选通，第三个LUT4对输入信号i4和i5进行选通；它们分别将选通后的输出信号连接到第四个LUT4的输入端，通过前级的三个LUT4的选通信号SO和S2，选择输入给第四个LUT4的三个输入端的信号中的两个为有效信号，再通过选通信号SI，从两个有效信号中选择一个输出，以此实现六选一的输出。
[0004]在CME FPGA的架构中，FPGA芯片内部包括多个逻辑单元(Logic Element, LE)，每个LE包括多个逻辑区(Logic Parcel, LP)，每个LP中包括两个LUT4、1个LUT4C(带进位链的LUT4)和两个寄存器。按照上述六选一选择器的工艺映射方法，该逻辑需要4个LUT4才能实现，因此基于CME M5或CME M7架构，应用上述工艺映射方法的逻辑映射需要占用至少两个LP的资源才能实现。
【发明内容】
[0005]本发明的目的是针对现有技术的缺陷，提供了一种基于FPGA的多路选择器的工艺映射方法，通过本发明的工艺映射方法，能够在FPGA的一个LP中，利用三个四输入查找表实现六选一选择器的逻辑映射，相比现有技术节省了一个查找表资源的占用，同时也有效的降低了逻辑时延，实现了对芯片效率和面积的优化。
[0006]本发明实施例提供了一种基于FPGA的多路选择器的工艺映射方法，所述工艺映射方法用于在FPGA的一个逻辑区LP实现一个六选一的选择器，所述LP中包括两个四输入查找表LUT4、一个带进位链的四输入查找表LUT4C和两个寄存器；所述工艺映射方法包括:
[0007]在第一个LUT4的输入端分别接入第一输入信号、第二输入信号、第一选通信号和第二选通信号，通过所述第一选通信号选通所述第一个LUT4的输出端输出第一输入信号或者第二输入信号，或者通过第二选通信号选通所述第一个LUT4的输出端输出所述第一选通信号；
[0008]在LUT4C的输入端分别接入第三输入信号、第四输入信号、所述第一个LUT4的输出端输出的信号和第二选通信号，通过第二选通信号选通所述LUT4C输出所述第一个LUT4的输出端输出的第一输入信号或者第二输入信号，或者通过第二选通信号和所述第一个LUT4的输出端输出的第一选通信号选通所述第一个LUT4的输出端输出所述第三输入信号或所述第四输入信号；并且
[0009]在第二个LUT4的输入端分别接入第五输入信号、第六输入信号和所述第二选通信号，通过所述第二选通信号选通所述第二个LUT4的输出端输出第五输入信号或者第六输入信号；
[0010]其中，所述LUT4C的输出端连接所述LP中的一个二选一选择器的第一输入端，所述第二个LUT4的输出端连接所述二选一选择器的第二输入端；
[0011]所述二选一选择器根据第三选通信号选通输出所述第一输入端输入的第一输入信号或者第二输入信号或者第三输入信号或者第四输入信号，或者选通输出所述第二输入端输入的第五输入信号或者第六输入信号。
[0012]优选的，当所述第二选通信号为O时，第一个LUT4根据第一选通信号选通输出第一输入信号或第二输入信号，并且LUT4C也由所述第二选通信号选通输出所述第一个LUT4的输出端输出的第一输入信号或者第二输入信号；
[0013]当所述第二选通信号为I时，选通第一个LUT4输出第一选通信号，并且,LUT4C根据所述第一选通信号选通输出所述第三输入信号或者第四输入信号。
[0014]优选的，当所述第二选通信号为I时，第一个LUT4根据第一选通信号选通输出第一输入信号或第二输入信号，并且LUT4C也由所述第二选通信号选通输出所述第一个LUT4的输出端输出的第一输入信号或者第二输入信号；
[0015]当所述第二选通信号为O时,选通第一个LUT4输出第一选通信号，并且,LUT4C根据所述第一选通信号选通输出所述第三输入信号或者第四输入信号。
[0016]优选的，所述工艺映射方法包括:
[0017]将所述第二个LUT4的输入端中除接入第五输入信号、第六输入信号和第二选通信号的三个输入端之外的另一输入端悬空。
[0018]优选的，所述FPGA具体为CME M5或CME M7 FPGA器件。
[0019]本发明实施例提供的基于FPGA的多路选择器的工艺映射方法，基于CMEM5/M7的LP结构，利用LP中一个LUT4和一个LUT4C实现四选一选择器，利用另一个LUT4实现二选一选择器，再利用这LUT4C和第二个LUT4的输出端共同连接一个MUX，对它们的输出信号进行选通输出，由此实现六选一选择器的逻辑映射。相比现有技术节省了一个查找表资源的占用，同时也有效的降低了逻辑时延，实现了对芯片效率和面积的优化。
【附图说明】
[0020]图1为现有技术提供的六选一选择器的逻辑映射示意图；
[0021]图2为本发明实施例提供的六选一选择器的逻辑映射示意图；
[0022]图3为本发明实施例提供的基于CME M5/M7 FPGA器件的六选一选择器的逻辑映射图。
【具体实施方式】
[0023]下面通过附图和实施例，对本发明的技术方案做进一步的详细描述。
[0024]本发明下述实施例中的方法是基于CME M5或CME M7 FPGA器件实现的，为更好的理解本发明实施例提供的技术方案，首先对CME M5/M7 FPGA器件的逻辑结构进行简单说明。
[0025]在CME M5/M7 FPGA的架构中，FPGA芯片内部包括多个逻辑单元(LogicElement, LE)，每个LE包括多个逻辑区(Logic Parcel, LP)，每个LP中包括两个四输入查找表LUT4、1个LUT4C (带进位链的LUT4)和两个寄存器。
[0026]图2为本发明实施例提供的六选一选择器的逻辑映射示意图；图3为基于图2提供的逻辑映射，在CME M5/M7 FPGA器件中实现的六选一选择器的逻辑映射图。
[0027]下面结合图2、图3对本发明所采用的工艺映射方法进行进一步的详细说明。
[0028]如图2所示，本发明实施例提供的六选一选择器的逻辑实现是通过一个四选一MUX和两个二选一 MUX构建而成的。
[0029]其中，四选一 MUX的输入端接入第一输入信号10、第二输入信号11、第三输入信号12和第四输入信号13,通过选通信号SO和SI联合选择输出，第一个二选一 MUX的输入端接入第五输入信号14和第六输入信号15,通过选通信号SI选择输出。上述两个MUX的输出端分别接到第二个二选一 MUX的输入端，通过选通信号S2选择输出，以此实现六选一选择器的逻辑。
[0030]在本实施例提供的工艺映射方法中，基于CME M5/M7 FPGA架构，前级的四选一MUX可以映射到一个LP的LUT4和LUT4C来实现，前级的二选一 MUX可以映射到同一个LP的另一个LUT4中实现。
[0031]前级的四选一 MUX的逻辑映射如下:
[0032]在第一个LUT4的输入端分别接入第一输入信号10、第二输入信号11、第一选通信号SO和第二选通信号SI,通过所述第一选通信号SO选通所述第一个LUT4的输出端输出第一输入信号1或者第二输入信号II,或者通过第二选通信号SI选通第一个LUT4的输出端输出第一选通信号SO ；
[0033]在LUT4C的输入端分别接入第三输入信号12、第四输入信号13、第一个LUT4的输出端输出的信号和第二选通信号SI，通过第二选通信号SI选通LUT4C输出第一个LUT4的输出端输出的第一输入信号SO或者第二输入信号SI,或者通过第二选通信号SI和第一个LUT4的输出端输出的第一选通信号SO选通第一个LUT4的输出端输出第三输入信号12或第四输入信号13 ；
[0034]以上过程是通过第一选通信号SO和第二选通信号SI联合选通第一个LUT4和LUT4C实现对第一输入信号10、第二输入信号11、第三输入信号12和第四输入信号13的四选一输出。
[0035]根据选通信号产生不同输出的逻辑可以由设计人员规定。
[0036]例如，当所述第二选通信号SI为O时,第一个LUT4根