脉冲信号输出电路和移位寄存器的制造方法
【技术领域】
[0001] 本公开的发明设及脉冲信号输出电路和移位寄存器。
【背景技术】
[0002] 形成于诸如玻璃衬底之类的平板之上并且典型地用于液晶显示装置的晶体管通 常包括诸如非晶娃或多晶娃之类的半导体材料。虽然包括非晶娃的晶体管具有低的场效应 迁移率，但是它们能够形成于较大的玻璃衬底之上。相反，尽管包括多晶娃的晶体管具有高 的场效应迁移率，但是它们需要诸如激光退火之类的结晶过程，并且不一定适合于较大的 玻璃衬底。
[0003] 另一方面，包括氧化物半导体作为半导体材料的晶体管引起了关注。例如，专利文 献1和2公开了一种技术，通过该技术，利用氧化锋或In-Ga-Zn-O类氧化物半导体作为半导 体材料来形成晶体管，并且其用作图像显示装置的开关元件。
[0004] 在沟道区包括氧化物半导体的晶体管具有比包括非晶娃的晶体管更高的场效应 迁移率。另外，氧化物半导体膜能够W300°C或更低的溫度通过瓣射等来形成，并且其制造 过程比包括多晶娃的晶体管更简单。
[000引包括氧化物半导体的运样的晶体管被期望用作包括在诸如液晶显示器、电致发光 显示器W及电子纸之类的显示装置的像素部分和驱动器电路中的开关元件。例如，非专利 文献1公开了一种技术，通过该技术，显示装置的像素部分和驱动器电路包括包含氧化物半 导体的晶体管。
[0006]注意，包括氧化物半导体的晶体管全部是n沟道晶体管。因此，在驱动器电路包括 包含氧化物半导体的晶体管的情况下，驱动器电路仅仅包括n沟道晶体管。
[0007] 巧利文献] 专利文献1:日本专利申请公开No. 2007-123861 专利文献2:日本专利申请公开No. 2007-096055 [非专利文献] 非专矛Ij文南犬 1 :T.Os曰d曰 et 曰1"Development of Driver-Inter邑r曰ted P曰nel using Amor地OUS In-Ga-Si-Oxide TFT(使用非晶In-Ga-Zn-O类TFT的驱动器集成面板的开发"， Proc. SID'09 Digest, 2009, PP.184-187。
【发明内容】
[0008] 例如，用于显示装置等中的驱动器电路包括具有脉冲信号输出电路的移位寄存 器。在移位寄存器包括具有相同导电型的晶体管的情况下，例如，移位寄存器可能存在不稳 定运行的问题。
[0009] 鉴于W上问题，本发明的一个实施例的目的在于提供能够稳定操作的脉冲信号输 出电路和包括脉冲信号输出电路的移位寄存器。
[0010] 本发明的一个实施例为包括第一晶体管、第二晶体管、第=晶体管、第四晶体管、 第五晶体管、第六晶体管、第屯晶体管、第八晶体管、第九晶体管W及第十晶体管的脉冲信 号输出电路。第一晶体管的第一端子、第二晶体管的第一端子W及第一输出端子互相电连 接。第=晶体管的第一端子、第四晶体管的第一端子W及第二输出端子互相电连接。第五晶 体管的第一端子、第六晶体管的第一端子W及第屯晶体管的第一端子互相电连接。第一晶 体管的栅极端子、第=晶体管的栅极端子W及第屯晶体管的第二端子互相电连接。第二晶 体管的栅极端子、第四晶体管的栅极端子、第六晶体管的栅极端子、第八晶体管的第一端子 W及第九晶体管的第一端子互相电连接。第八晶体管的第二端子和第十晶体管的第一端子 互相电连接。第一晶体管的沟道宽度W与沟道长度L的比率W/L和第S晶体管的沟道宽度W与 沟道长度L的比率W/L各大于第六晶体管的沟道宽度W与沟道长度L的比率W/L。第五晶体管 的沟道宽度W与沟道长度L的比率W/L大于第六晶体管的沟道宽度W与沟道长度L的比率W/L。 第五晶体管的沟道宽度W与沟道长度L的比率W/L等于第屯晶体管的沟道宽度W与沟道长度L 的比率W/L。第S晶体管的沟道宽度W与沟道长度L的比率W/L大于第四晶体管的沟道宽度W 与沟道长度L的比率W/L。
[0011] 在W上脉冲信号输出电路中，在一些情况下，第一时钟信号输入至第一晶体管的 第二端子和第=晶体管的第二端子;第二时钟信号输入至第八晶体管的栅极端子;第=时 钟信号输入至第十晶体管的栅极端子;第一电位供应至第二晶体管的第二端子、第四晶体 管的第二端子、第六晶体管的第二端子W及第九晶体管的第二端子;高于第一电位的第二 电位供应至第五晶体管的第二端子、第屯晶体管的栅极端子W及第十晶体管的第二端子； 第一脉冲信号输入至第五晶体管的栅极端子和第九晶体管的栅极端子;并且第二脉冲信号 从第一输出端子或第二输出端子输出。
[0012] 另外，在一些情况下，设置电连接至第二晶体管的栅极端子、第四晶体管栅极端 子、第六晶体管的栅极端子、第八晶体管的第一端子W及第九晶体管的第一端子的电容器。
[0013] 在W上脉冲信号输出电路中，在一些情况下，设置第十一晶体管;第十一晶体管的 第一端子电连接至第二晶体管的栅极端子、第四晶体管的栅极端子、第六晶体管的栅极端 子、第八晶体管的第一端子W及第九晶体管的第一端子;第十一晶体管的第二端子电连接 至第八晶体管的第二端子、第九晶体管的第一端子W及电容器;并且第八晶体管的沟道宽 度W和第十晶体管的沟道宽度W各小于第十一晶体管的沟道宽度W。
[0014] 在W上脉冲信号输出电路中，在一些情况下，第二电位供应至第十一晶体管的第 二端子;并且第=脉冲信号输入至第十一晶体管的栅极端子。
[0015] 移位寄存器能够包括多个W上脉冲信号输出电路。特别地，在一些情况下，n级移 位寄存器包括各未设置有第十一晶体管的两个脉冲信号输出电路，W及各设置有第十一晶 体管的n(n:自然数)个脉冲信号输出电路;并且未设置有第十一晶体管的脉冲信号输出电 路中的第八晶体管的沟道宽度W的每一个大于设置有第十一晶体管的脉冲信号输出电路中 的第八晶体管的沟道宽度W的每一个，或在未设置有第十一晶体管的脉冲信号输出电路中 的第十晶体管的沟道宽度W的每一个大于设置有第十一晶体管的脉冲信号输出电路中的第 十晶体管的沟道宽度W的每一个。
[0016] 氧化物半导体优选地用于包括在脉冲信号输出电路或移位寄存器中的任意晶体 管。移位寄存器能够包括多个脉冲信号输出电路。
[0017] 注意，在W上脉冲信号输出电路中，晶体管在一些情况下包括氧化物半导体;然 而，本公开的发明不限于此。例如，可使用具有与氧化物半导体的断态电流特性等效的断态 电流特性的材料，诸如碳化娃(特别地，例如，能隙Eg大于3eV的半导体材料)之类的宽能隙 材料。
[0018] 注意，在本说明书等中，诸如"之上"或"之下"的术语不一定表示组件放置成"直 接"在另一个组件"之上"或"之下"。例如，"栅极绝缘层之上的栅电极"的表达并不排除有另 一组件放置在栅极绝缘层与栅电极之间的情况。
[0019] 此外，在本说明书等中，诸如"电极"或"布线"的术语并不限制组件的功能。例如， "电极"能够用作"布线"的一部分，并且"布线"能够用作"电极"的一部分。例如，诸如"电极" 和"布线'的术语也能够表示多个"电极"和"布线'的组合。
[0020] 例如，在使用相反极性的晶体管或在电路操作中改变电流的方向时，"源极"和"漏 极"的功能可互换。因此，在本说明书中，术语"源极"和"漏极"能互换。
[0021] 注意，在本说明书等中，术语"电连接"包括运样的情况，其中组件通过具有任意电 功能的物体来互相连接。运里，只要电信号能在通过该物体互相连接的组件之间传送和接 收，则对"具有任意电功能的物体"没有具体的限制。
[0022] "具有任意电功能的物体"的示例除电极和布线外，还有诸如晶体管之类的开关元 件、电阻器、电感器、电容器W及具有各种功能的元件。
[0023] 能够提供能稳定地操作的脉冲信号输出电路W及包括脉冲信号输出电路的移位 寄存器。
【附图说明】
[0024] 图IA至图IC示出脉冲信号输出电路和移位寄存器的配置示例； 图2为移位寄存器的时序图； 图3A至图3C示出脉冲信号输出电路的操作； 图4A至图4C示出脉冲信号输出电路的操作； 图5A至图5C示出脉冲信号输出电路和移位寄存器的配置示例； 图6为移位寄存器的时序图； 图7A至图7C示出脉冲信号输出电路的操作； 图8A和8B示出脉冲信号输出电路的操作； 图9A至图9C示出脉冲信号输出电路和移位寄存器的配置示例； 图IOA至图IOD各示出晶体管的结构示例； 图IlA至图IlE示出用于制造晶体管的方法的示例； 图12A至图12C各示出半导体器件一种模式； 图13A至图13F各示出电子装置； 图14为移位寄存器的时序图。
【具体实施方式】
[0025] 下面将参照附图来描述本发明的实施例的示例。注意，本发明不限于下列描述。对 本领域技术人员显而易见的是，能通过各种方式改变本发明的模式和细节，而不背离本发 明的精神和范围。因此，本发明不应理解为局限于实施例的下列描述。
[0026] 注意，为了易于理解，在一些情况下，附图等中所示的各组件的位置、尺寸、范围等 并不精确地表示。因此，本公开的发明并不一定局限于在附图等中公开的位置、尺寸、范围 等。
[0027] 注意，在本说明书中等，为了避免组件之间的混淆，使用诸如"第一"、"第二"W及 "第立"的序数，而不限制数量。
[0028] [实施例。 在本实施例中，将参照图IA至图1C、图2、图3A至图3CW及图4A至4C来描述脉冲信号输 出电路W及包括脉冲信号输出电路的移位寄存器的配置示例。
[0029] <电路配置〉 首先，将参照图IA至图IC来描述脉冲信号输出电路W及包括脉冲信号输出电路的移位 寄存器的配置示例。
[0030] 在本实施例中描述的移位寄存器包括第一至第n脉冲信号输出电路10_1至10_n(n 为大于或等于2的自然数)和传送时钟信号的第一至第四信号线11至14(参见图1A)。第一时 钟信号化Kl供应至第一信号线11。第二时钟信号CLK2供应至第二信号线12。第S时钟信号 CLK3供应至第S信号线13。第四时钟信号CLK4供应至第四信号线14。
[0031] 时钟信号是运样一种信号：其W固定间隔在H电平信号（高电位)和L电平信号（低 电位)之间交替。运里，第一至第四时钟信号化Kl至CLK4被顺序地延迟1/4周期。在本实施例 中，通过利用时钟信号，来执行脉冲信号输出电路的控制等。
[0032] 第一至第n脉冲信号输出电路10_1至10_n的每一个包括第一输入端子21、第二输入 端子22、第立输入端子23、第四输入端子24、第五输入端子25、第一输出端子26 W及第二输 出端子27(参见图1B)。
[0033] 第一输入端子21、第二输入端子22W及第=输入端子23电连接至第一至第四信号 线11至14的任一个。例如，在第一脉冲信号输出电路10_1中的第一输入端子21电连接至第 一信号线11、在第一脉冲信号输出电路10_1中的第二输入端子22电连接至第二信号线12W 及在第一脉冲信号输出电路1〇_1中的第=输入端子23电连接至第=信号线13。此外，在第 二脉冲信号输出电路1〇_2中的第一输入端子21电连接至第二信号线12、在第二脉冲信号输 出电路10_2中的第二输入端子22电连接至第=信号线13W及在第二脉冲信号输出电路10_2 中的第=输入端子23电连接至第四信号线14。注意，运里，描述了第二至第四信号线12至14 连接至第n脉冲信号输出电路10_n的情况。然而，连接至第n脉冲信号输出电路10_。的信号线 根据n的值而变化。因此，要注意的是，本文描述的配置仅仅为示例。
[0034] 在本实施例中描述的移位寄存器的第m脉冲信号输出电路(m为大于或等于2的自 然数）中，在第m脉冲信号输出电路中的第四输入端子24电连接至第(m-1)脉冲信号输出电 路中的第一输出端子26。在第m脉冲信号输出电路中的第五输入端子25电连接至第(m巧)脉 冲信号输出电路中的第一输出端子26。在第m脉冲信号输出电路中的第一输入端子26电连 接至第(m+1)脉冲信号输出电路中的第四输入端子24。在第m脉冲信号输出电路中的第二输 出端子27输出信号至OUT(m)。
[0035] 例如，在第=脉冲信号输出电路10_3中的第四输入端子24电连接至第二脉冲信号 输出电路1 〇_2中的第一输出端子26。在第立脉冲信号输出电路10_3中的第五输入端子25电 连接至第五脉冲信号输出电路1〇_5中的第一输出端子26。在第=脉冲信号输出电路10_3中 的第一输入端子26电连接至第四脉冲信号输出电路10_4中的第四输入端子24和第一脉冲 信号输出电路1 〇_1中的第五输入端子化。
[0036] 此外，第一起动脉冲（SPl)从第五布线15输入至第一脉冲信号输出电路10_1中的 第四输入端子24。从前一级输出的脉冲输入至第k脉冲信号输出电路10_kA为大于或等于2 且小于或等于n的自然数）中的第四输入端子24。第二起动脉冲(SP2)输入至第(n-1)脉冲信 号输出电路1 〇_n-i中的第五输入端子25。第立起动脉冲（SP3 )输入至第n脉冲信号输出电路 l〇_n中的第五输入端子25。第二起动脉冲(SP2)和第=起动脉冲（SP3)可从外部输入或在电 路内部生成。
[0037] 随后，将描述第一至第n脉冲信号输出电路10_1至10_。的具体的配置。
[0038] 第一至第n脉冲信号输出电路10_1至IOn的每一个包括:包含第一至第四晶体管101 至104的脉冲信号生成电路200、包含第五至第屯晶体管105至107的第一输入信号生成电路 201W及包含第八至第十一晶体管108至111的第二输入信号生成电路202(参见图1C)。另 夕h除了第一至第五输入端子21至25之外，信号从第一电源线31和第二电源线32供应至第 一至第十一晶体管101至111。
[0039] 脉冲信号生成电路的配置的具体示例如下。
[0040] 第一晶体管101的第一端子(在下文中，"第一端子"表示源极端子和漏极端子之 一）、第二晶体管102的第一端子W及第一输出端子26互相电连接。相似地，第=晶体管103 的第一端子、第四晶体管104的第一端子W及第二输出端子27互相电连接。第一晶体管101 的栅极端子、第=晶体管103的栅极端子W及第一输入信号生成电路的输出端子互相电连 接。第二晶体管102的栅极端子、第四晶体管104的栅极端子W及第二输入信号生成电路的 输出端子互相电连接。
[0041] 第一晶体管101的第二端子(在下文中，"第二端子"表示源极端子和漏极端子的另 一个)和第=晶体管的第二端子互相电连接，并且第一时钟信号CLKl输入至它们互相连接 处的结点。第一晶体管101的第二端子和第=晶体管的第二端子作为脉冲信号输出电路的 第一输入端子21而起作用。第二晶体管102的第二端子通过第一电源线31提供有第一电位 (例如，低电位Vss)。第四晶体管104的第二端子通过第一电源线31提供有第一电位。
[0042] 第一输入信号生成电路的配置的具体示例如下。
[0043] 第五晶体管105的第一端子、第六晶体管106的第一端子W及第屯晶体管107的第 一端子互相电连接。另外，第屯晶体管107的第二端子作为第一输入信号生成电路的输出端 子而起作用。第五晶体管105的栅极端子作为第一输入信号生成电路的第一输入端子并且 也作为脉冲信号输出电路的第四输入端子24而起作用。
[0044] 第二电位通过第二电源线32供应至第五晶体管105的第二端子。第一电位通过第 一电源线31供应至第六晶体管的第二端子106。来自前一级的脉冲信号(在第一脉冲信号输 出电路中，脉冲信号为起动脉冲信号)输入至第五晶体管105的栅极端子。第二输入信号生 成电路的输出信号输入至第六晶体管106的栅极端子。第六晶体管106的栅极端子作为第一 输入信号生成电路的第二输入端子而起作用。第二电位通过第二电源线32供应至第屯晶体 管107的栅极端子。
[0045] 虽然在本实施例中设置了第屯晶体管107,但是可采用没有第屯晶体管107的配 置。利用第屯晶体管107,能够抑制第五晶体管105的第一端子的电位的增加，该增加可能由 自举操作而引起。换言之，能够防止对在第五晶体管105的栅极和源极(或在栅极和漏极)之 间的区域施加高压;因此，能够抑制第五晶体管105的劣化。
[0046] 第二输入信号生成电路的配置的具体示例如下。
[0047] 第十晶体管110的第二端子和第八晶体管108的第一端子互相电连接。第八晶体管 的第二端子、第十一晶体管的第二