和第二输入端子22的负载。
[0084] 注意，在本实施例中描述的移位寄存器中，连接至时钟线的晶体管的负载表达为 "移位寄存器的总级数^4乂（第立晶体管103的Uv+第一晶体管101的Uv+第十晶体管110的 栅极电容+第八晶体管108的栅极电容)"。注意，栅极电容表达为"e〇X e X化XWVtox"。注 意，Ldv表示晶体管的源电极层或漏电极层与沟道长度方向的半导体层重叠的区域的长度。
[0085] 为了减少连接至时钟线的栅极电容，第八晶体管108的沟道宽度W和第十晶体管 110的沟道宽度W各优选地小于第十一晶体管111的沟道宽度W。利用运样的结构，时钟线的 负载能够减小，由此高速操作能够实现。在第十晶体管110和第八晶体管108的沟道宽度W减 小时，能够实现布局面积上的减小。
[0086] 在第五期间55中，第五输入端子25的电位（即，SR0UT3)保持在H电平，由此保持结 点B的电位。因此，第二晶体管102、第四晶体管104W及第六晶体管106保持为导通，使得第 一输出端子26和第二输出端子27的电位保持在L电平(参见图4B)。
[0087] 在第六期间56中，第五输入端子25(即，5301713)变成1^电平，使得第^^一晶体管111 截止。此时，使得结点B在保持该电位的同时处于浮动状态。因此，第二晶体管102、第四晶体 管104W及第六晶体管106保持导通(参见图40。注意，一般而言，例如，结点B的电位由于晶 体管的断态电流而降低。然而，具有足够低的断态电流的晶体管(例如，包括氧化物半导体 的晶体管)没有运样的问题。注意，为了减少结点B中的电位降低可设置电容器。
[0088] 在后继期间中，在CLK2和CLK3两者变成H电平的情况下，第八晶体管108和第十晶 体管110导通，并且电位周期性地供应至结点B。因此，甚至在使用其断态电流相对较大的晶 体管时，也能够防止脉冲信号输出电路的故障。
[0089] 注意，至于来自移位寄存器的输出（诸如OUTl至0UT4)，存在重视电位增加时的时 刻的情况，W及重视电位降低时的时刻的情况。例如，在通过电位增加来确定数据的情况下 (例如，在写入数据时），重视电位增加时的时刻。在通过电位降低来确定数据的情况下，重 视电位降低时的时刻。
[0090] 在通过电位增加来确定数据的情况下，需要缩短为了增加电位所必需的时间。为 了运个目的，第S晶体管103的沟道宽度W与沟道长度L的比率W/L优选地大于第四晶体管 104的沟道宽度W与沟道长度L的比率W/L。
[0091] 在通过电位降低来确定数据的情况下，需要缩短为了增加电位所必需的时间。为 了运个目的，第S晶体管103的沟道宽度W与沟道长度L的比率W/L优选地大于第四晶体管 104的沟道宽度W与沟道长度L的比率W/L。
[0092] 注意，在本公开的发明的一个实施例中，结点A的电位通过自举操作来增加至预定 的电位，该自举操作利用第=晶体管103的栅极和源极之间的电容禪合。因此，第=晶体管 103导通，并且输出H电平信号。因此，在第S晶体管103的沟道宽度W与沟道长度L的比率W/L 不是足够的大时，可能出现从移位寄存器输出的H电平电位不会增加至Vdd的问题。因此，优 选地第=晶体管103的沟道宽度W与沟道长度L的比率W/L为足够的大。
[0093] 此外，本实施例的移位寄存器通过W下的驱动方法来驱动:其中从第m脉冲信号输 出电路输出的脉冲与从第(m+1)脉冲信号输出电路输出的脉冲的一半重叠。因此，与不使用 该驱动方法的情况相比，布线能够充电更长时间。运就是说，利用该驱动方法，提供了承受 重负载并且W高频运行的脉冲信号输出电路。
[0094] [实施例2] 在本实施例中，将参照图5A至图5C、图6、图7A至图7C W及图8A至图8B来描述与W上实 施例中描述的脉冲信号输出电路和移位寄存器的模式不同的脉冲信号输出电路和移位寄 存器的配置示例及其操作。
[009引 < 电路配置〉 首先，将参照图5A至图5C来描述脉冲信号输出电路和包括脉冲信号输出电路的移位寄 存器的配置示例。
[0096]在本实施例中描述的移位寄存器的配置与在W上实施例中描述的移位寄存器相 似。它们之间的差别之一在于，没有在第一至第n脉冲信号输出电路10_1至10_。中设置第= 输入端子23(参见图5A至5C)。即，两种类型时钟信号输入至一个脉冲信号输出电路。其它结 构与W上实施例中的相似。
[0097] 因为没有在第一至第n脉冲信号输出电路10_1至10_。中设置第=输入端子23,所W 未设置连接至第S输入端子23的第十晶体管(参见图50。因此，图IC中的第二输入信号生 成电路202的连接关系和图5C中的第二输入信号生成电路203的连接关系彼此部分地不同。
[0098] 特别地，第一至第n脉冲信号输出电路10_1至10_n的每一个包括:包含第一至第四 晶体管101至104的脉冲信号生成电路200、包含第五至第屯晶体管105至107的第一输入信 号生成电路201W及包含第八晶体管108、第九晶体管109W及第十一晶体管111的第二输入 信号生成电路203。信号从第一电源线31和第二电源线32供应至第一至第十一晶体管101至 111，W及第一至第五输入端子21至25。
[0099] 第二输入信号生成电路203的配置的具体示例如下。
[0100] 第八晶体管108的第二端子、第十一晶体管111的第二端子W及第九晶体管109的 第一端子互相电连接，并且作为第二输入信号生成电路的输出端子而起作用。
[0101] 第二电位通过第二电源线32供应至第十一晶体管111的第一端子和第八晶体管 108的第一端子。第一电位通过第一电源线31供应至第九晶体管109的第二端子。脉冲信号 输入至第十一晶体管111的栅极端子。第十一晶体管的栅极端子111作为第二输入信号生成 电路的第一输入端子并且还作为脉冲信号输出电路的第五输入端子25而起作用。第二时钟 信号CLK2输入至第八晶体管108的栅极端子。第八晶体管108的栅极端子作为第二输入信号 生成电路的第二输入端子并且还作为脉冲信号输出电路的第二输入端子22而起作用。脉冲 信号输入至第九晶体管109的栅极端子。第九晶体管109的栅极端子作为第二输入信号生成 电路的第=输入端子并且还作为脉冲信号输出电路的第四输入端子24而起作用。
[0102] 注意，W上配置仅仅是一个示例，并且本公开的发明不限于此。
[0103] 在本实施例的W下描述中，在图5C中的脉冲信号输出电路中，第一晶体管101的栅 极端子、第=晶体管103的栅极端子W及第一输入信号生成电路的输出端子互相连接处的 结点称为结点A，如在W上实施例中所示。此外，第二晶体管102的栅极端子、第四晶体管104 的栅极端子、第八晶体管108的第二端子、第十一晶体管111的第二端子W及第九晶体管109 的第一端子互相连接处的结点称为结点B。
[0104] 用于有利地执行自举操作的电容器可设置在结点A和第一输出端子26之间。而且， 为了保持结点B的电位，可设置电连接至结点B的电容器。
[0105] 氧化物半导体优选地用于第一至第九晶体管101至109和第十一晶体管111。借助 于氧化物半导体，晶体管的断态电流能够减小。另外，与使用非晶娃等的情况相比，通态电 流和场效应迁移率能够增加。而且，能够抑制晶体管的劣化。因此，实现了消耗低功率、能够 高速操作并且W更高精确度操作的电子电路。注意，因为其在下面实施例中详细地描述了 包括氧化物半导体的晶体管，所W运里省略对它的描述。
[0106] < 操作〉 随后，参照图6、图7A至图7CW及图8A和图8B描述了图5A至图5C中的移位寄存器的操 作。特别地，参照图7A至图7CW及图8A和图8B描述了图6的时序图中的第一至第五期间51至 55的每一个中的操作。在时序图中，CLKl至CLK4表示时钟信号；SPl表示第一起动脉冲;OUTl 至0UT4表示来自第一至第四脉冲信号输出电路10_1至10_4的第二输出端子的输出；结点A和 结点B表示结点A和结点B的电位;并且SROUTl至SR0UT4表示来自第一至第四脉冲信号输出 电路10_1至10_4的第一输出端子的输出。
[0107] 注意，在W下描述中，第一至第九晶体管101至109W及第十一晶体管111全部为n 沟道晶体管。另外，在图7A至图7CW及图8A和图8B中，由实线指示的晶体管表示晶体管处于 导电状态(导通），而由虚线指示的晶体管表示晶体管处于非导电状态(截止）。
[0108] 典型地，描述了第一脉冲信号输出电路10_1的操作。第一脉冲信号输出电路10_1的 配置如上所述。另外，输入信号和供应电位之间的关系也如上所述。注意，在W下描述中，Vdd (也称为H电平、H电平信号等)用于所有待供应至输入端子和电源线的高电位，并且Vss(也称 为L电平，L电平信号等)用于所有待供应至输入端子和电源线的低电位。
[0109] 在第一期间51中，SPl处于H电平，使得高电位供应至第五晶体管105的栅极端子和 第九晶体管109的栅极端子，第九晶体管109作为第一脉冲信号输出电路10_1中的第四输入 端子24而起作用。因此，第五晶体管105和第九晶体管109导通。因为高电位供应至第屯晶体 管107的栅极端子，所W第屯晶体管107也导通(参见图7A)。
[0110] 第五晶体管105和第屯晶体管107导通，由此结点A的电位增加。第九晶体管109导 通，由此结点B的电位降低。当结点A的电位达到Vah(Vah = Vdd - Vthi日日-Vthi〇7)时，第五晶 体管105和第屯晶体管107截止，并且当结点A的电位保持在Vah时，其被带入浮动状态。
[0111] 在结点A的电位变成Vah时，第一晶体管101和第S晶体管103导通。运里，因为化Kl 处于L电平，所WL电平信号从第一输出端子26和第二输出端子27输出。
[0112] 在第二期间52中，CLKl的电位从L电平变化至H电平。因为第一晶体管101和第S晶 体管103是导通的，所W第一输出端子26的电位和第二输出端子27的电位增加。另外，在第 一晶体管101的栅极端子和源极端子(或漏极端子)之间生成电容;利用该电容，其栅极端子 和源极端子(或漏极端子）电容禪合。相似地，在第=晶体管103的栅极端子和源极端子(或 漏极端子)之间生成电容;利用该电容，栅极端子和源极端子(或漏极端子)电容禪合。因此， 当第一输出端子26的电位和第二输出端子27的电位增加（自举操作)时，处于浮动状态的结 点A的电位增加。结点A的电位最终变成高于Vdd + Vthioi，并且第一输出端子26和第二输出 端子27的电位的每一个变成Vdd化电平）（参见图6和图7B)。
[011引在第S期间53中，CLK2的电位变成H电平，并且第八晶体管108导通。因此，结点B的 电位增加。在结点B的电位增加时，第二晶体管102、第四晶体管104W及第六晶体管106导通 并且结点A的电位降低。因此，第一输出端子26的电位和第二输出端子27的电位变成L电平 (参见图70。
[0114] 在第四期间54中，CLK2的电位变成L电平并且第八晶体管108截止。第五输入端子 25的电位（即，SR0UT3)变成H电平，并且第^^一晶体管111导通。因此，保持第S期间53中的 结点A的电位和结点B的电位，并且第一输出端子26的电位和第二输出端子27的电位保持在 L电平(参见图8A)。
[0115] 在第五期间55中，第五输入端子25的电位（即，SR0UT3)变成L电平，并且结点B的电 位被保持。因此，第二晶体管102、第四晶体管104W及第六晶体管106保持导通，使得第一输 出端子26和第二输出端子27的电位保持在L电平(参见图8B)。
[0116] 注意，一般而言，例如，结点B的电位由于晶体管的断态电流而降低。然而，具有足 够低的断态电流的晶体管(例如，包括氧化物半导体的晶体管)不会有运样的问题。为了减 少结点B中的电位降低，可设置电容器。在运种情况下设置的电容器电连接至第二晶体管 102的栅极端子、第四晶体管104的栅极端子、第六晶体管106的栅极端子、第八晶体管108的 第一端子W及第九晶体管109第一端子。
[0117] 在化K2的电位在后继期间中变成H电平的情况下，第八晶体管108导通，并且电位 周期性地供应至结点B。因此，甚至在采用断态电流相对较大的晶体管时，也能够防止脉冲 信号输出电路的故障。
[0118] 本实施例中描述的结构、方法等能够与其它实施例中描述的任意结构、方法等适 当地组合。
[0119] [实施例3] 在本实施例中，将参照图9A至图9C来描述与在任意W上实施例中描述的脉冲信号输出 电路和移位寄存器模式不同的脉冲信号输出电路和移位寄存器的配置示例。
[0120] 在本实施例中描述的移位寄存器的配置与在W上实施例中描述的移位寄存器相 似。它们之间的差别之一在于，第一虚拟脉冲信号输出电路l〇_Dl和第二虚拟脉冲信号输出 电路10_D2连接至第n脉冲信号输出电路10_n的后级（参见图9A)。第一虚拟脉冲信号输出电 路10_D1和第二虚拟脉冲信号输出电路10_D2具有供应脉冲信号至第(n-1)和第n脉冲信号输 出电路10_n-l和10_n的第五输入端子化的功能。
[0121] 在第一虚拟脉冲信号输出电路10_D1和第二虚拟脉冲信号输出电路10_D2的后级中 未设置脉冲信号输出电路。即，脉冲信号没有从第一虚拟脉冲信号输出电路l〇_Dl和第二虚 拟脉冲信号输出电路l〇_D2的后级（在运种情况下，它们各自的下一级之后一级）向它们输 入，运与第一至第n脉冲信号输出电路不同。因此，未设置对应于第一至第n脉冲信号输出电 路的第五输入端子25的端子(参见图9B和图90。另外，也未设置与第五输入端子25有关的 第^^一晶体管11U参见图9C)。
[0122] 虚拟脉冲信号输出电路的功能(第一和第二虚拟脉冲信号输出电路)在于，输出合 适的脉冲信号至正规级中脉冲信号输出电路(第(n-1)和第n脉冲信号输出电路）；因此，虚 拟脉冲信号输出电路需要具有给结点B充分地充电的能力。运里，在第一至第n脉冲信号输 出电路中，为了减少由于时钟信号的输入而产生的功率消耗，而使得第八晶体管108和第十 晶体管110的尺寸较小（例如，使沟道宽度W小，或使沟道宽度W与沟道长度L的比率W/L小）， W通过第十一晶体管111来确保充电能力。另一方面，在虚拟脉冲信号输出电路中，未设置 第十一晶体管111;因此，第八晶体管108和第十晶体管110的尺寸需要较大，使得第十一晶 体管111的充电能力能够得到补偿。
[0123] 特别地，例如，可使第一和第二虚拟脉冲信号输出电路中的第八晶体管的沟道宽 度W(或沟道宽度W与沟道长度L的比率W/L)的每一个大于第一至第n脉冲信号输出电路中的 第八晶体管的沟道宽度W(或沟道宽度W与沟道长度L的比率W/L)的每一个，或可使第一和第 二虚拟脉冲信号输出电路中的第十晶体管的沟道宽度W(或沟道宽度W与沟道长度L的比率 W/L)的每一个大于第一至第n脉冲信号输出电路中的第十晶体管的沟道宽度W(或沟道宽度 W与沟道长度L的比率W/L)的每一个。利用运样的结构，在正规级(第(n-1)和第n脉冲信号输 出电路）中的脉冲信号输出电路中的功率消耗能够减少，并且移位寄存器能够实现合适的 操作。
[0124] 注意，除了 W上差别之外，虚拟脉冲信号输出电路的基本配置与在W上实施例中 描述的脉冲信号输出电路相似。特别地，第一至第n脉冲信号输出电路10_1至10_。的每一个 包括:包含第一至第四晶体管101至104的虚拟脉冲信号生成电路204、包括第五至第屯晶体 管105至107的第一输入信号生成电路205W及包括第八至第十晶体管108至110的第二输入 信号生成电路206。信号从第一电源线31和第二电源线32供应至第一至第十晶体管101至 110。
[0125] 除了没有输入来自虚拟脉冲信号输出电路的后级的输出运一点之外，虚拟脉冲信 号输出电路的操作也与W上实施例中描述的脉冲信号输出电路的相似。因此，对于其详细 的描述，能够参考W上实施例。注意，无需设置第十晶体管110。另外，在虚拟脉冲信号输出 电路中，至少需要确保对正规级中的脉冲信号输出电路(第(n-1)和第n脉冲信号输出电路） 的输出；因此，输出端子的系统的数量并不限于两个，并且可能为一个。即，第一输出端子26 或第二输出端子27可省略。注意，在运种情况下，可能适当地省略附连至将省略的输出端子 的晶体管(例如，在省略第二输