一种极性自适应的irig-b码解码方法及解码装置的制造方法
【技术领域】
[0001]本发明涉及电子通讯技术领域，特别是一种极性自适应的IRIG-B码解码方法及解码装置。
【背景技术】
[0002]IRIG-B码是由美国靶场司令委员会制定的一种对时编码，现广泛应用于军事、商业、工业等诸多领域。IRIG码包括4种并行二进制时间码编码和6种串行二进制时间编码，IRIG-B码是其中最常用的一种编码形式。B码以每秒I帧的频率发送包括年、日、时、分、秒等在内的时间信息，每帧时间信息包括100个码元。由码元O、码元I和码元P这三种码元组成。每个码元占用1ms的时间。码元O和码元I对应的有效脉冲宽度分别为2ms和5ms，码元P是位置码元，对应的有效脉冲宽度为8ms。
[0003]由于B码规范只是定义了编码的数据结构，并没有定义B码的物理层实现。这使得在实际使用中，B码有多种物理层的实现方式，如DC电平、AC电平、RS485和光纤接口等等。各个厂家的装置在实现B码时，对极性的定义并不完全相同。例如，实现光纤接口的B码时，有的厂家用有光信号对应B码规范中的逻辑电平0，无光信号对应B码规范中的逻辑电平I;有的厂家则相反，用无光信号对应逻辑电平0，有光信号对应逻辑电平I。当不同厂家的设备对接时，由于物理层正负极性定义不统一，导致对时系统不能正常工作。
[0004]为了保证集成各个厂家的对时系统能够正常工作。目前，现场应用工程师在联调各个厂家的设备时，如果发现B码不能正常工作，则询问发送端和接收端设备厂家的编码极性。如果是由于极性不同造成的故障，则协调发送端或接收端厂家更改极性以保证和对端设备匹配。整个过程费时费力，严重影响调试和施工进度。并且，未来设备更换或升级时，存在同样的故障隐患。
【发明内容】
[0005]针对目前B码极性不匹配给现场施工以及调试带来的困扰，本发明提出了一种极性自适应的IRIG-B码解码方法及解码装置，以消除极性不匹配引起的设备对接故障，提高对时系统的兼容性和可维护性。
[0006]为了实现上述目的，本发明提供了一种极性自适应的IRIG-B码解码方法，其特征在于，包括如下步骤:
[0007]生成:将输入的原B码反相，生成一个与输入码极性相反的新B码；
[0008]检测:将原B码和新B码分别输入到B码检测单元，B码检测单元根据IRIG-B码的规范分别检测这两路输入的B码是否能够有效地满足规范要求；
[0009]选择:根据B码检测单元的检测结果，选择能够有效满足规范要求的那一路B码输入到解码单元，如果两路都不满足要求，则不输入信号到解码单元；
[0010]解码:根据IRIG-B码的规范对输入到解码单元的信号进行解码，并将解码结果输出。
[0011]本发明还提供了一种极性自适应的IRIG-B码解码装置，其特征在于，包括反相电路、B码检测单元、选择电路和解码单元，原B码输入到反相电路，反相电路将输入的原B码反相生成一个与输入码极性相反的新B码，将原B码和新B码分别输入到B码检测单元，B码检测单元根据IRIG-B码的规范分别检测这两路输入的B码是否能够有效地满足规范要求，选择电路接收原B码、新B码和B码检测单元的检测结果，并根据B码检测单元的检测结果选择能够有效满足规范要求的那一路B码输出到解码单元，如果两路都不满足要求，则不输出信号到解码单元，解码单元根据IRIG-B码的规范对输入的信号进行解码，并将解码结果输出。
[0012]本发明提供的极性自适应的IRIG-B码解码方法及解码装置，增加了对输入B码极性的自动判断适应能力，输入B码的极性的适配完全是通过逻辑电路来实现，不需要人为的判断和控制，能够使B码接收端设备自动调节接收到的B码的极性，从而能够保证在不确定发送端B码极性的情况下，仍然能够正确地进行B码解码，消除极性不匹配引起的设备对接故障，进而提高对时系统的兼容性和可维护性，减少现场调试和维护人员的工作量。
【附图说明】
[0013]图1为极性自适应的IRIG-B码解码方法流程图；
[0014]图2为极性自适应的IRIG-B码解码装置结构示意图；
[0015]图3为解码单元的模块接口框图。
[0016]下面结合附图对本发明作进一步详细说明。
【具体实施方式】
[0017]参见图1，极性自适应的IRIG-B码解码方法包括生成、检测、选择和解码这四个步骤。在下文中，B码为IRIG-B码的简称。
[0018]生成:将输入的原B码反相，生成一个与输入码极性相反的新B码。
[0019]判断:将原B码和生成步骤新生成的新B码分别输入到B码检测单元，B码检测单元根据IRIG-B码的规范分别检测这两路输入的B码是否能够有效地满足规范要求。
[0020]B码检测单元为两个，原B码和新B码各输入到一个B码检测单元进行是否能够有效地满足规范要求的检测，两个B码检测单元分别单独进行独立检测，互不干扰。
[0021]选择:根据B码检测单元的检测结果，选择能够有效满足规范要求的那一路B码输入到解码单元，如果两路都不满足要求，则不输入信号到解码单元。如果原B码有效，则将原B码输入到解码单元;如果原B码无效，原B码取反后的新B码有效，则将新B码输入到解码单元，如果原B码和新B码均无效，则不输入信号到解码单元，并发出告警信号。
[0022]解码:根据IRIG-B码的规范对输入到解码单元的信号进行解码，并将解码结果输出。
[0023]在检测步骤中，B码检测单元根据以下规则判断输入的B码能够有效地满足规范要求:
[0024]I) ?每个码元的持续时间在9.8ms?10.2ms之间；
[0025]2).每个码元的高电平的持续时间在以下任意一个时间段内:1.8ms?2.2ms、
4.8ms ?5.2ms 和7.8ms ?8.2ms ；
[0026]3).必须能够捕捉到两个连续的P码码元；
[0027]4).捕捉到两个连续的P码码元后，以第二个P码为第O个开始计数，后面的第9、19、29、39、49、59、69、79、89、99 个码元均是P码。
[0028]解码步骤包括:
[0029]I).在码流中找到两个连续的P码，作为一帧B码信号的开始；
[0030]2).从后续的码流中提取秒、分、时、日、年信号，并放入寄存器中；
[0031 ] 3).在整秒时刻输出秒脉冲，并将寄存器中的秒、分、时、日、年信号输出。
[0032]参见图2，极性自适应的IRIG-B码解码装置包括反相电路、B码检测单元、选择电路和解码单元，B码检测单元包括B码检测单元一和B码检测单元二，这些电路均通过FPGA/CPLD来实现，所有的实现硬件均集成在一片FPGA/CPLD内部。
[0033]原B码一路输入到反相电路，反相电路将输入的原B码取反生成一个与输入码极性相反的新B码，新B码一路输入B码检测单元二，另一路输入选择电路的C2输入管脚。原B码的另两路分别输入到B码检测单元一和选择电路的Cl输入管脚。
[0034]B码检测单元一的输出端与选择电路的SI输入管脚连接，B码检测单元一根据IRIG-B码的规范检测原B码是否能够有效地满足规范要求，并把检测结果输入到选择电路的SI输入管脚，若原B码有效，则往SI输入管脚输入有效信号，若原B码无效，则往SI输入管脚输入无效信号。B码检测单元二的输出端与选择电路的S2输入管脚连接，B码检测单元二根据IRIG-B码的规范检测新B码是否能够有效地满足规范要求，并把检测结果输入到选择电路的S2输入管脚，若新B码有效，则往S2输入管脚输入有效信号，若新B码无效，则往S2输入管脚输入无效信号。
[0035]选择电路包括四个输入管脚:C1输入管脚、C2输入管脚、SI输入管脚和S2输入管脚，以及Alarm管脚和Bout管脚这两个输出管脚。Cl输入管脚、C2输入管脚分别输入的是原B码和新B码，SI输入管脚、S2输入管脚分别输入的是B码检测单元一和B码检测单元二的检测结果，Alarm管脚输出告警信号，Bout管脚输出原B码或者新B码。选择电路根据B码检测单元的检测结果选择能够有效满足规范要求的那一路B码输出到解码单元，B码检测单元的检测结果输入到SI输入管脚、S2输入管脚，也就是选择电路根据SI输入管脚、S2输入管脚的有效性来选择Cl输入管脚或者C2输入管脚的输入输出到Bout管脚。当SI输入管脚上的信号有效时，表明原B码为能够有效满足规范要求的B码，将从Cl输入管脚输入的原B码输出到Bout管脚，Bout管脚再把原B码输入到解码单元;当S2输入管脚上的信号有效时，表明新B码为能够有效满足规范要求的B码，将从C2输入管脚进来的新B码输出到Bout管脚，Bout管脚再把新B码输入到解码单元。当SI输入管脚、S2输入管脚上的信号均无效时，表明原B码和新B码均是无效的B码信号，则不输出信号到解码单元，同时Alarm管脚输出固定高电平输出有效告警信号，方便了调试和应用，该告警信号可以外接告警指示灯或者蜂鸣器。选择电路通过veri 1g-HDL硬件描述语言来实现。<