半导体电路、电压检测电路以及电压判定电路的制作方法
【技术领域】
[0001]本发明涉及半导体集成电路中的半导体电路、电压检测电路以及电压判定电路。
【背景技术】
[0002]以往，上电复位电路被使用于在半导体集成电路内检知电源的接通以及断开，并在半导体集成电路内生成复位解除信号或者复位信号(例如，参照专利文献I。)。图17表示以往的上电复位电路的一个例子。使用图17，以下对以往的上电复位电路的构成动作进行说明。
[0003]首先，关于构成，以往的上电复位电路如上述图17所示，由栅极与GND连接的P型MOS晶体管P1、由栅极与从外部偏置电路输入的BIAS连接的N型MOS晶体管NI构成的检测块Cl、相同构成的检测块C2、以及逻辑电路构成。
[0004]此处，检测块Cl、检测块C2内的P型MOS晶体管Pl和P型MOS晶体管P2由不同的阈值的晶体管构成，P型MOS晶体管Pl的阈值Vtpl与P型MOS晶体管P2的阈值Vtp2为Vtpl < Vtp2o
[0005]另外，检测块Cl、检测块C2内的N型MOS晶体管N1、以及NMOS晶体管N2通过从外部偏置电路对栅极施加一定的电压而作为恒流电源发挥作用。
[0006]接下来，使用图18所示的以往的上电复位电路的动作波形对动作进行说明。
[0007]首先，电源VDD上升时，若电源VDD为P型MOS晶体管I的阈值以上，则P型MOS晶体管Pl导通，由此检测块Cl输出H电平。
[0008]此时，检测块C2输出L电平，由2输入NOR电路L6和2输入NOR电路L7构成的RS锁存器的输入、节点nl和节点n2如图18中所示，在节点nl切换的同时，输出OUT在Von的电压电平成为H电平。
[0009]同样地，在电源VDD下降时，在节点n2切换的同时，输出OUT在Voff的电压电平成为L电平。
[0010]这样，在以往的上电复位电路中，成为利用2个检测块检测不同的电压的构成。
[0011]专利文献1:日本特开2011 — 86989号公报
[0012]然而，在上述图17所示的以往的上电复位电路中，为了在电源的上升和下降设定不同的上电复位阈值电压，而需要两种阈值的MOS晶体管，除了半导体工序的工序数增加之外，需要上电复位电路内的两个检测块，所以存在电路规模、消耗电流都增大这个问题。
【发明内容】
[0013]本发明是为了解决上述的问题而提出的，其目的在于提供一种能够抑制电路规模以及消耗电流的增大，而在电源的上升状态和下降状态下，设定不同的上电复位阈值电压的半导体电路、电压检测电路以及电压判定电路。
[0014]为了实现上述目的，第一发明所涉及的半导体电路具备:P型MOS晶体管，其具有与电源连接的第一源极、第一漏极、和被供给固定的电位的第一栅极；输出电路，其根据所述第一漏极的电位来输出作为复位信号或者上电信号的第一输出信号，并且输出第二输出信号；恒流电源，其与所述第一漏极连接；以及N型MOS晶体管，其具有被供给固定的电位的第二源极、与所述第一漏极连接的第二漏极、和被施加来自所述输出电路的所述第二输出信号的第二栅极。
[0015]另外，第二发明所涉及的半导体电路具备:N型MOS晶体管，其具有被供给固定的电位的第一源极、第一漏极、和与电源连接的第一栅极；输出电路，其根据所述第一漏极的电位来输出作为复位信号或者上电信号的第一输出信号，并且输出第二输出信号；恒流电源，其与所述第一漏极连接；以及P型MOS晶体管，其具有与所述电源连接的第二源极、与所述第一漏极连接的第二漏极、和被施加来自所述输出电路的所述第二输出信号的第二栅极。
[0016]另外，第三发明所涉及的半导体电路具备:P型MOS晶体管，其具有与电源连接的第一源极、第一漏极、和被供给固定的电位的第一栅极；控制电路，其包括N型MOS晶体管，所述N型MOS晶体管具有被供给固定的电位的第二源极、与所述第一漏极连接的第二漏极、和第二栅极；以及输出电路，其根据述第一漏极的电压来输出作为复位信号或者上电信号的第一输出信号，并且输出第二输出信号，所述控制电路根据从所述输出电路输出的所述第二输出信号，使所述基准电流增加以便在所述电源为上升状态的情况下提高与在所述P型MOS晶体管中流动的基准电流对应的阈值电压，使所述基准电流减少以便在所述电源为下降状态的情况下降低与在所述P型MOS晶体管中流动的基准电流对应的阈值电压。
[0017]另外，第四发明所涉及的半导体电路具备:N型MOS晶体管，其具有被供给固定的电位的第一源极、第一漏极、和与电源连接的第一栅极；控制电路，其包括P型MOS晶体管，所述P型MOS晶体管具有与电源连接的第二源极、与所述第一漏极连接的第二漏极、和第二栅极；以及输出电路，其根据所述第一漏极的电压来输出作为复位信号或者上电信号的第一输出信号，并且输出第二输出信号，所述控制电路根据从所述输出电路输出的所述第二输出信号，使所述基准电流增加以便在所述电源为上升状态的情况下提高与在所述N型MOS晶体管中流动的基准电流对应的阈值电压，使所述基准电流减少以便在所述电源为下降状态的情况下降低与在所述N型MOS晶体管中流动的基准电流对应的阈值电压。
[0018]另外，本发明的电压检测电路具备本发明的半导体电路。
[0019]另外，本发明的电压判定电路具备本发明的半导体电路。
[0020]根据本发明，起到能够抑制电路规模以及消耗电流的增大，在电源的上升状态和下降状态下，设定不同的上电复位阈值电压的这种效果。
【附图说明】
[0021]图1是表示第一实施方式的上电复位电路的一个例子的示意结构的电路图。
[0022]图2是表示第一实施方式的上电复位电路的动作波形的图。
[0023]图3是用于说明本发明的实施方式的动作原理的说明图。
[0024]图4是表示第二实施方式的上电复位电路的一个例子的示意结构的电路图。
[0025]图5是表示第二实施方式的上电复位电路的动作波形的图。
[0026]图6是表示第三实施方式的上电复位电路的一个例子的示意结构的电路图。
[0027]图7是表示第四实施方式的上电复位电路的一个例子的示意结构的电路图。
[0028]图8是表示第五实施方式的上电复位电路的一个例子的示意结构的电路图。
[0029]图9是表示第五实施方式的上电复位电路的一个例子的示意结构的电路图。
[0030]图10是表示第六实施方式的上电复位电路的一个例子的示意结构的电路图。
[0031]图11是表示第六实施方式的上电复位电路的一个例子的示意结构的电路图。
[0032]图12是表示第七实施方式的上电复位电路的一个例子的示意结构的电路图。
[0033]图13是表示第七实施方式的上电复位电路的一个例子的示意结构的电路图。
[0034]图14是表示第八实施方式的上电复位电路的一个例子的示意结构的电路图。
[0035]图15是表示通过动作模拟所得到的波形的图。
[0036]图16是表示第八实施方式的上电复位电路的一个例子的示意结构的电路图。
[0037]图17是以往的上电复位电路的一个例子的电路图。
[0038]图18是表示以往的上电复位电路的动作波形的图。
[0039]图19是以往的上电复位电路的一个例子的电路图。
[0040]附图标记说明:10、20、30、40…上电复位电路；C11、C21、C31、C41…控制电路，L10、L11、L12…反相器(inverter) ;N11、N12、N13、N21、N32、N32A、N32B、N32C、N41、N41A、N41B、N410.N 型 MOS 晶体管；nll、nl2、n21、n22…节点；N11D、N12D、N13D、N21D、N32D、N41D…N型MOS晶体管的漏极;N11G、N12G、N13G、N21G、N32G、N41G…N型MOS晶体管的栅极;N11S、N12S、N13S、N21S、N32S、N41S…N 型 MOS 晶体管的源极；01、02…输出电路；P11、P21、P22、P23、P31、P31A、P31B、P31C、P42、P42A、P42B、P420.P 型 MOS 晶体管；P11D、P21D、P22D、P23D、P31D、P42D…P 型 MOS 晶体管的漏极;P11G、P21G、P22G、P23G、P31G、P42G…P 型MOS晶体管的栅极；P11S、P21S、P22S、P23S、P31S、P42S…P型MOS晶体管的源极;VDD…电源;Voff、Von…阈值电压;50、51、60、61、70、71、80、81 …上电复位电路;C51、C52、C61、C62、C71、C72、C81、C82…控制电路;D61、D71…DMOS晶体管；D61D、D71D…DMOS晶体管的漏极；D61G、D71G…DMOS 晶体管的栅极；D61S、D71S…DMOS 晶体管的源极；N51、N61、N71、N81." N型 MOS 晶体管;N51D、N61D、N71D、N81D…N 型 MOS 晶体管的漏极;N51G、N61G、N71G、N81G...N型MOS晶体管的栅极;N51S、N61S、N71S、N81S…N型MOS晶体管的源极;05…输出电路；P51、P61、P71、P81…P 型 MOS 晶体管晶体管；P51D、P61D、P71D、P81D…P 型 MOS 晶体管晶体管的漏极；P51G、P61G、P71G、P81G…P型MOS晶体管晶体管的栅极…P51S、P61S、P71S、P81S…P 型 MOS 晶体管晶体管的源极;RES…电阻;i51、i52、i61、i62、i71、i72、i81、i82、i83、i84、i84...恒流电源。
【具体实施方式】
[0041 ] 以下，参照附图，详细地对用于实施本发明的方式进行说明。
[0042][第一实施方式]
[0043]图1是表示本发明的第一实施方式的上电复位电路的电路图。第一实施方式的上电复位电路?ο如图1所示，具备P型Mos晶体管Piu控制电路ci1、和输出电路οι。
[0044]P型MOS晶体管Pl I具有与电源连接的第一源极Pl 1S、第一漏极Pl 1D、和被供给固定的电位的第一栅极P11G。在本发明的实施方式中，作为固定的电位，以使用接地电位的情况为例进行说明。
[0045]控制电路Cll具备第一 N型MOS晶体管Nll (以下，仅称为N型MOS晶体管Nil。)、第二 N型MOS晶体管N12(以下，仅称为N型MOS晶体管N12。)、和第三N型MOS晶体管N13(以下，仅称为N型MOS晶体管N13。)。
[0046]N型MOS晶体管Nll具有被供给固定的电位的第二源极N11S、与第一漏极PllD连接的第二漏极N11D、和被施加偏置电位的第二栅极N11G。第二栅极NllG与供给偏置电位的偏置电路连接。通过偏置电路供给的偏置电位，能够使N型MOS晶体管Nll的第二源极NllS与第二漏极NllD之间流动恒定的电流，成为恒流电源。
[0047]N型MOS晶体管N12具有第三源极N12S、与第一漏极PllD连接的第三漏极N12D、和被施加偏置电位的第三栅极N12G。第三栅极N12G与供给偏置电位的偏置电路连接。通过偏置电路供给的偏置电位，能够使N型MOS晶体管N12的第三源极N12S与第三漏极N12D之间流动恒定的电流，成为恒流电源。
[0048]N型MOS晶体管N13具有被供给固定的电位的第四源极N13S、与第三源极N12S连接的第四漏极N13D、和后述的被施加来自输出电路01的第二输出信号的第四栅极N13G。N型MOS晶体管N13的第四栅极N13G如上述图1所示，与输出电路01的反相器LlO的输出连接。N型MOS晶体管N13根据从反相器LlO输出的第二输出信号来控制N型MOS晶体管N12。
[0049]输出电路01根据第一漏极PllD与第二漏极NllD的连接点的电位来输出作为复位信号或者上电信号的第一输出信号(以下，仅称为输出信号OUT。)，并且输出第二输出信号(以下，称为控制信号。)。输出电路01能够由逻辑电路构成，在第一实施方式中，由反相器LlO和反相器Lll的串联电路构成，反相器LlO与反相器Lll的连接点的电位作为控制信号被输出，反相器Lll的输出作为输出信号OUT被输出。反相器LlO以及反相器Lll例如由CMOS反相器构成。
[0050]另外，控制电路Cll根据从输出电路01输出的控制信号，使基准电流增加以便在电源为上升状态的情况下提高与在P型MOS晶体管Pll中流动的基准电流对应的阈值电压，使基准电流减少以便在电源为下降状态的情况下降低与在P型MOS晶体管Pll中