一种电压检测延时屏蔽电路的制作方法
【技术领域】
[0001 ]本发明涉及一种电压检测延时屏蔽电路。
【背景技术】
[0002]目前，市场现有一类带延时电路的电压检测电路的工作时序如下:
[0003]如图1所示，描述如下:
[0004]①当VIN端输入电压高于释放电压Release Voltage(VDR)，这个电压将逐步降低。当VIN端输入电压高于检测电压Detect Voltage(VDF)，输出电压与输入电压相等。
[0005]②当VIN下降至低于VDF，VOUT应该等于地电位。
[0006]③当VIN低于最低工作电压(VMIN)，输出VOUT是不稳定的。
[0007]④VIN从地电位升起(不同于从高于最低工作电压的电位升起)，V0UT等于地电位。
[0008]⑤VIN高于释放电压后，VOUT将保持地电位直至内置延时结束。
[0009]⑥延时结束后，VOUT将等于VIN。
[0010]注:(I)VDR与VDF的区别在于VDF存在VDR加迟滞电压。
[0011](2)内置延时(tDLY)表示VIN恢复至超过VDF后，至输出VOUT变为VIN的这段时间。
[0012]这类电压检测的检测点电压对应图1中的VDF值，在中测过程中测试VDF值需要给出一个高于VDF的电压值然后再慢慢放电形成下降沿，下降沿导致输出翻转的时候对应的VIN的值即为VDF，但是在开始VIN的信号高于VDF的时候就出现图1中的第5段波形，这个延时一般来说在50ms-200mS之间不等，这样就会大大加大中测的时间成本。
【发明内容】
[0013]本发明目的是针对现有技术存在的缺陷提供一种电压检测延时屏蔽电路。
[0014]本发明为实现上述目的，采用如下技术方案:一种电压检测延时屏蔽电路，包括第一匪OS管、第二 NMOS管、第三匪OS管、第四PMOS管和第五PMOS管;其中，所述第一匪OS管、第二 NMOS管和第三NMOS管构成为整个电路提供偏置电流的电流镜;所述第四PMOS管的源极与输入电压信号VIN连接，所述第五PMOS管的源极与输入电压信号TEST PIN连接;所述第四PMOS管的漏极与所述第二 NMOS管的漏极连接;所述第五PMOS管的漏极与所述第三NMOS管的漏极连接;所述第五PMOS管的栅极分别与所述第四PMOS管的栅极和漏极连接。
[0015]进一步的，所述第一匪OS管、第二NMOS管以及第三NMOS管的导电沟道的宽与长的比相等。
[0016]进一步的，所述第四PMOS管的导电沟道的宽与长的比大于第五PMOS管的导电沟道的宽与长的比。
[0017]本发明的有益效果:本发明电路输出的信号可以作为延时电路的使能信号；当输出信号为高时，屏蔽内部延时;输出为低电平时，内部延时电路正常工作。这样既可以保证芯片的正常功能，又可以大大降低测试的时间成本。
【附图说明】
[0018]图1为传统带延时的电压检测电路输入和输出电压时序图。
[0019]图2为本发明的延时屏蔽电路示意图。
[0020]图3为本发明在电压检测系统中的应用示意图。
【具体实施方式】
[0021]本发明针对现有电压检测芯片在测试时的测试时间成本过高的问题，提供一种电路可以在测试时屏蔽电压检测的上电延时，同时实际使用时又能保证不影响上电延时的正常工作。
[0022]本发明公开了一种电压检测延时屏蔽电路，包括第一 NMOS管101、第二 NMOS管102、第三NMOS管103、第四PMOS管104和第五PMOS管105;其中，所述第一NMOS管101、第二NMOS管102和第三NMOS管103构成为整个电路提供偏置电流的电流镜。
[0023]本发明的电路中，所述第四PMOS管104的源极与输入电压信号VIN连接，所述第五PMOS管105的源极与输入电压信号TEST PIN连接;所述第四PMOS管104的漏极与所述第二NMOS管102的漏极连接;所述第五PMOS管105的漏极与所述第三NMOS管103的漏极连接;所述第五PMOS管105的栅极分别与所述第四PMOS管104的栅极和漏极连接。
[0024]其中，第一匪OS管101、第二 NMOS管102、第三匪OS管103组成电流镜为整个电路提供偏置，因此，可将第一NMOS管11、第二匪OS管102以及第三匪OS管103的导电沟道的宽与长的比相等。
[0025]另外，第四PMOS管104和第五PMOS管105作为电路的输入级。因此，所述第四PMOS管
(104)的导电沟道的宽与长的比大于第五PMOS管(105)的导电沟道的宽与长的比。
[0026]图2中可知，本发明的两个输入电压信号为VIN和TEST PIN。其中，TEST PIN为内置PAD芯片，该PAD芯片在测试的时候可以外加电压信号。当测试芯片的VDF时，该TEST PIN外加一个测试电压VTEST，设置VTEST>VIN，在VTEST大于VIN—定的电压值的时候，OUT输出接近VTEST，同时用该信号去控制内部的延时电路，使得内部延时电路不工作从而达到屏蔽测试延时的目的，正常使用时可以设置VTEST = VIN,该种状态下OUT接近地电压，从而使内部的延时电路正常工作满足电压检测电路的正常要求。
[0027]图3所示，本发明在电压检测系统中的应用示意图。该系统主要由反馈电阻、基准、比较器、延时屏蔽电路、延时电路和输出级构成，输入电压VIN经过电阻分压反馈后和内部基准比较，当反馈电压高于基准电压后比较器的输出经过一个延时后输出VOUT信号为高电平(VIN);反之反馈电压低于基准电压时，该状态下延时电路不工作，此时输出信号VOUT为低电平(地电位)；该系统主要关注为VIN下降沿的转折电压，该电压即为VDF;本发明为系统框图中的延时屏蔽电路。该电路的优点是设计简单，只需要后期成品封装用封装线把TESTPIN和VIN可连接在一起，这样既可以保证芯片的正常功能，又可以大大降低测试的时间成本。
[0028]以上所述仅为本发明的较佳实施例，并不用以限制本发明，凡在本发明的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。
【主权项】
1.一种电压检测延时屏蔽电路，其特征在于，包括第一丽OS管(101)、第二NMOS管(102),第三匪OS管(103)、第四PMOS管(104)和第五PMOS管(105);其中，所述第一匪OS管(101)、第二 NMOS管(102)和第三NMOS管(103)构成为整个电路提供偏置电流的电流镜;所述第四PMOS管(104)的源极与输入电压信号VIN连接，所述第五PMOS管(105)的源极与输入电压信号TEST PIN连接;所述第四PMOS管(104)的漏极与所述第二NMOS管(102)的漏极连接；所述第五PMOS管(105)的漏极与所述第三WOS管(103)的漏极连接;所述第五PMOS管(105)的栅极分别与所述第四PMOS管(104)的栅极和漏极连接。2.如权利要求1所述的一种电压检测延时屏蔽电路，其特征在于，所述第一NMOS管(101)、第二 NMOS管(102)以及第三NMOS管(103)的导电沟道的宽与长的比相等。3.如权利要求1所述的一种电压检测延时屏蔽电路，其特征在于，所述第四PMOS管(104)的导电沟道的宽与长的比大于第五PMOS管(105)的导电沟道的宽与长的比。
【专利摘要】本发明公开了一种电压检测延时屏蔽电路，包括第一NMOS管、第二NMOS管、第三NMOS管、第四PMOS管和第五PMOS管；所述第一NMOS管、第二NMOS管和第三NMOS管构成为整个电路提供偏置电流的电流镜；所述第四PMOS管的源极与输入电压信号VIN连接，所述第五PMOS管的源极与输入电压信号TEST？PIN连接；所述第四PMOS管的漏极与所述第二NMOS管的漏极连接；所述第五PMOS管的漏极与所述第三NMOS管的漏极连接；所述第五PMOS管的栅极分别与所述第四PMOS管的栅极和漏极连接。本发明电路输出信号时，当输出信号为高时，屏蔽内部延时；输出为低电平时，内部延时电路正常工作。
【IPC分类】H03K19/0185, H03K17/28
【公开号】CN105610419
【申请号】CN201510883136
【发明人】周尧, 刘桂芝, 黄年亚, 王冬峰
【申请人】无锡矽林威电子有限公司
【公开日】2016年5月25日
【申请日】2016年4月13日