低功率双极型360度时间数字转换器的制造方法
【技术领域】
[0001] 本公开涉及时间数字装换器，具体地涉及低功率双极型360度时间数字转换器。
【背景技术】
[0002] 锁相环（PLL)能够为各种各样的应用提供时序的精确生成和对齐。数字锁相环 (DPLL)是对传统PLL的可行替换，其中能够采用数字环路滤波器来替代模拟组件。另外，时 间数字转换器（TDC)能够操作以对参考和分频器输出之间的相位误差进行数字编码。在基 于环形振荡器的TDC中，功率消耗和相位噪声随测量时间而增加。全数字锁相环（ADPLL) 的测量时间因此被保持为尽可能地小以避免功率消耗和相位噪声代价。因为TDC通常测量 正向时间，所以一般要在ADPLL的数字环路滤波器的前端引入额外的TDC偏移，其中该TDC 偏移被选择成为多模分频器（MMD)引发的边沿变化给出裕度。因此在实现方式中存在利用 低功率和小面积来克服测量时间引起的功率和相位噪声代价，同时寻求TDC时间数字映射 特性中的高精度和高线性度的需求。
【发明内容】
[0003] 根据本公开的一个方面，提供了一种时间数字转换器，包括：延迟线，该延迟线包 括包含第一延迟链和第二延迟链的多个延迟级以生成锁相环的数字振荡器的细时间测量； 粗时间计算组件，该粗时间计算组件被配置为基于锁相环的数字振荡器的等距周期和非等 距周期来生成粗时间测量，其中细时间测量和粗时间测量形成被传送至数字振荡器的锁相 环的相位差测量。
[0004] 根据本公开的另一方面，提供了一种移动设备，包括：天线端口；RF前端；数字基 带处理器；以及在RF前端和数字基带处理器中的至少一者中的数字锁相环，该数字锁相 环包括时间数字转换器和数字振荡器，其中时间数字转换器包括延迟线，该延迟线包括包 含第一延迟元件链和第二延迟元件链的多个延迟级以生成细时间测量；以及粗时间计算组 件，该粗时间计算组件被配置为基于数字振荡器的数字振荡器周期来生成粗时间量化。
[0005] 根据本公开的另一方面，提供了一种方法，包括：向单个延迟线提供开始边沿信号 和停止边沿信号来确定细调节量化；以及基于锁相环的数字振荡器的数字振荡器周期来确 定粗调节量化。
【附图说明】
[0006] 图1示出了至少包括示例性差分延迟线的示例性移动通信设备；
[0007] 图2示出了根据所述各个方面的示例性时间数字转换器（TDC);
[0008] 图3示出了根据所述各个方面的TDC的各组件的时序操作；
[0009] 图4示出了根据所述各个方面的TDC的各组件的二进制变换和操作；
[0010] 图5示出了根据所述各个方面的TDC的边沿选择器组件的时序操作；
[0011] 图6示出了根据所述各个方面的TDC的各组件的时序操作；
[0012] 图7示出了根据所述各个方面的TDC的粗时间计算组件的示例；
[0013] 图8示出了根据所述各个方面的TDC的示例方法；以及
[0014] 图9示出了另一示例性方法的流程图。
【具体实施方式】
[0015] 现在将参照附图，对本公开进行描述，其中，相似的参考标号被用来通篇指代相似 的要素，并且其中，所示出的结构和元件不一定按照比例示出。如本文所使用的，术语"组 件"、"系统"、"接口"等旨在指代计算机相关的实体、硬件、（例如，执行的）软件和/或固 件。例如，组件可以是处理器、运行于处理器上的进程、控制器、对象、可执行内容、程序、存 储设备和/或具有处理设备的计算机。通过说明的方式，在服务器上运行的应用和该服务 器也可以是组件。一个或多个组件可以驻留在处理内，并且组件可以被置于一个计算机上 和/或被分布在两个或更多个计算机间。本文可以对一组元件或一组其他组件进行描述， 其中，术语"组"可以被解释为"一个或多个"。
[0016] 词语"示例性"的使用旨在以具体形式来呈现概念。如本申请中所使用的，术语 "或"旨在于指示包括性"或"而非排除性"或"。也就是说，除非另有所指，或者从上下文中 清楚得出，否则"X采用A或B"旨在于指示任意自然包括性置换。也就是说，如果X采用A ; X采用B ;或者X采用A和B二者，则"X采用A或B"满足任意上述实例。此外，除非另有 所指或者从上下文中清楚得出针对单数形式，否则本申请和所附权利要求中所使用的冠词 "一"和"一个"一般应被解释为指示"一个或多个"。而且，就详细的说明书和权利要求中使 用术语"包括"、"包含"、"具有"、"含有"、"有"或其变体的程度而言，这样的术语旨在于以类 似于术语"包括"的方式而包含的。
[0017] 考虑到上文所述的缺陷和继续的目标，这里公开了 TDC的各个方面，其通过辅助 双极型时间测量技术来避免不得不在PLL环路滤波器的前端中数字地引入TDC偏移。该 TDC偏移通常抵消TDC仅测量正向时间（positive time)差的能力。然而，TDC偏移能够由 这里提供的系统和方法来消除，其能够在各种组件和系统（例如，可应用于双极型调制器 中的频率调制的ADPLL)中实现。在一个实施例中，数字振荡器（例如，采用TDC的DPLL的 振荡器）被用于确定粗时间测量/量化，该粗时间测量/量化在锁相环通过细调节/时间 测量被锁定在操作的频率（例如参考频率被同步到反馈或分频器频率）之前对锁相环进行 偏置。数字控制振荡器计算组件被配置为根据计数的数字振荡器边沿来计算粗时间测量或 粗调节测量，即使当被接收的数字振荡器频率已经被（例如，极化频率调制器或类似的调 制器）调制时。调制器的低频部分（例如，调制器的分数采样率转换器）能够被用于计算 粗时间测量。边沿选择器、相位生成器和延迟线能够生成用于细调节/时间测量的双极型 时间测量（例如，标志值（signvalue))以及产生偏移的取消，该偏移的取消取决于关于系 统的使用、时间或改变的过程、电压或温度变化。与具有两个或更多个线性TDC进行对时间 和固定时钟频率的正向测量和负向测量相反，这里公开的系统能够用作具有单个延迟线的 双极型时间测量单TDC，其也辅助生成双极型时间测量，该测量指示或者表示基于接收的参 考信号边沿或接收的反馈/分频器信号边沿的接收时序的不同极性。此外，所公开的系统 能够利用调制的频率确定双极型时间测量。公开的附加方面和细节在下文参考图示进一步 描述。
[0018] 参考图1，示出了能够根据公开的各个方面操作的示例移动通信设备100。移动通 信设备100例如包括数字基带处理器102、RF前端104和用于连接至天线106的天线端口 108。移动通信设备100可包括作为数字基带处理器102或者RF前端104的一部分的示例 性TDC 110,其也可用作例如DPLL内的组件。然而，也可能的是，数字基带处理器102或者 RF前端104中每一者包括此TDC 110或者甚至包括不止一个此TDC 110。RF前端104被耦 合至数字基带处理器102和天线端口 108。
[0019] TDC 110能够与差分延迟组件合作，该差分延迟组件确保了差分延迟链的正向和 负向输入与输出之间不存在延迟失配。在这里公开的TDC拓扑中，在没有使用附加的多路 复用器进行传播计数或循环计数的情况下，数字控制振荡器（DCO)循环计数器能够用于确 定粗调的粗时间量化或粗时间测量。这些优点导致更佳的相位噪声性能、对称的时钟生成 和量化噪声的减少。当TDC 110与移动通信设备100的差分延迟线一起使用时，量化噪声 可被减少，移动通信设备100能够操作以通过使用DCO确定粗时间量化来替代循环或传播 计数。例如，粗量化时间能够通过DCO的DCO周期的和被计算。
[0020] 另外，例如当TDC 110被用于测量某些事件之间的时间时，TDC 110实现精度 (resolution)增强。因而，TDC 110使得能够在移动通信设备100中更精确地生成时钟信 号以及更精确地测量（例如，DPLL中的）时间差。改进生成时钟信号和改进测量时间差使 得能够减少移动通信设备100中的本底噪声并因此改进或促进移动通信设备100的总体性 能。
[0021] 现在参考图2,示出了根据所述各方面的、作为全差分多路径低功率双极型延迟线 TDC的TDC 200的示例性实现。TDC 200包括差分延迟线202,该差分延迟线202操作以经 由差分延迟级204a至204η传播信号边沿来辅助对相同或不同信号的至少两个边沿之间的 时间的测量。在一个示例中，表示DPLL中的参考信号和反馈信号之间的相位误差的时间差 是由TDC 200测量的。尽管构想了差分延迟线，但也能够将单端延迟实施为延迟线。
[0022] 在延迟线202的一个示例配置中，延迟级204a至204η各自包括第一延迟元件 206a至206η和第二延迟元件208a至208η，其可表示每一级的一个或多个元件，例如针对 延迟元件206a至206η的差分链或者针对208a至208η。第一延迟元件206a至206η能够 串行连接以形成差分延迟线202的第一正向延迟链（例如，正向延迟链），而第二延迟元件 208a至208η能够串行连接以形成差分延迟线202的第二负向延迟链（例如，负向延迟链）。 例如，差分延迟线202的延迟元件可包括具有正向和负向延迟线或路径的差分延迟元件， 该正向和负向延迟线或路径能够在每个延迟元件的正向输入和负向输入处被交叉耦合，其 中链的差分延迟元件独立于任何失配、没有任何失配、或者与任何失配不相关。这样，能够 对每个延迟元件进行同步。
[0023] 在另一示例配置中，差分延迟线202可包括多个第一比较器210a至210η，第一比 较器210a至210η的输入被连接至第一延迟元件206a至206η的输出。差分延迟线202包 括多个第二比较器212a至212η并且能够被实现为在没有附加多路复用器的情况下传播信 号边沿。具体地，差分延迟线202每延迟级包括相关联的比较器210a至210η和212a至 212η，它们的第一输入可被连接至相关联的延迟级204a至204η中的一个延迟元件的输出， 并且它们的第二输入被连接至相关联的延迟级204a至204η中的另一个延迟元件的输出， 这样每个比较器能够具有正向输入和负向输入。
[0024] 可替换地或者附加地，在差分延迟线202的另一示例中，每个第二比较器的输入 可被互补地连接到相关联的延迟级的输出，而比较器的输入与在前延迟级相关联。作为示 例，第一比较器的第一输入可被连接至第一延迟级的第一延迟元件的输出，并且第一比较 器的第二输入将被连接至第一延迟级的第二延迟元件的输出。根据上文提到的原则，针对 被关联至直接接续第一延迟级的延迟级的比较器，该比较器的第一输入可被连接至在前延 迟级的第二延迟元件的输出而比较器的第二输入将被连接至在前延迟级的第一延迟元件 的输出。
[0025] 差分延迟线202被配置为测量诸如开始边沿的插入与停止信号的发生之间的时 间之类的时间差，其中在不利用相位生成器和差分延迟线202之间的多路复用器或者独立 于多路复用器的情况下，开始边沿和停止边沿能够从相位生成器224被直接插入到线中。 如上文示例配置中所述，对被关联到直接接续延迟级的比较器的输出或比较器的输入的互 补电路能够辅助独热解码器（hot one decoder) 214、216确定开始边沿在差分延迟线202 中的位置。TDC 200包括顶部独热解码器214和底部独热解码器216,顶部热二进制解码器 (therm