一种基于忆阻器的非易失性sr触发器电路的制作方法
【技术领域】
[0001] 本发明属于数字电路领域，更具体地，设及一种基于忆阻器的非易失性SR触发器 电路。
【背景技术】
[0002] 忆阻器是除电阻、电容、电感之外的第四种基本电路元件。忆阻器的概念最先由加 州大学伯克利分校的蔡少堂化eon. 0. Chua)教授于1971年提出。众所周知，电阻R (Resistor)表示电路中电压与电流之间的关系，电容C(化pacitor)表示电荷量和电压之间 的关系，电感U Inductor)表示磁通量与电流之间的关系。根据对称性理论，蔡少堂认为理 论上存在一种元件，表示磁通量与电荷量之间的关系。由于运种元件具备和电阻同样的单 位(欧姆），同时具备非易失性，只有在电流流过的情况下，忆阻值才会改变，因此蔡少堂才 将运种元件命名为忆阻器(Memristor)。
[0003] 2008年，惠普实验室基于Pt-TiOs-Pt材料首次制造出了实物忆阻器。自从忆阻器 实物问世W来，忆阻器已经成为一个全新的研究热点，在存储、人工神经网络W及逻辑计算 等领域中得到越来越多的研究和应用。
[0004] 触发器是一种应用在数字电路上且具有记忆功能的时序逻辑基本组件，因此是构 成时序逻辑电路W及各种复杂数字系统的最基本逻辑单元。SR触发器的特性为：当控制信 号CP = O时，输出信号保持;当控制信号CP=I时，若置位信号S=I,则输出被置位，输出端输 出Vaut二1 ;右夏位f曰号R二1，则牵俞出被夏位，牵俞出靖5牵俞出Vaut二0。
[0005] 在现有技术中，由SR触发器构成的时序电路中通常只能在能够提供稳定电源场合 下工作，如果在一些需要断电时保持其中间工作状态的场合，则需要外加存储单元实现非 易失性。
【发明内容】
[0006] 针对现有技术缺陷或者技术需求，本发明提供了一种基于忆阻器的非易失性SR触 发器电路，其目的在于既可利用忆阻器的阻变特性来实现触发功能，又利用忆阻器的非易 失性实现锁存功能，同时通过改进电路结构提高电路的响应速度。
[0007] 本发明提供了一种基于忆阻的非易失性SR触发器，包括忆阻器ME、定值电阻RcU第 一 MOS管、第二MOS管、第SMOS管、第四MOS管、第五MOS管、第一反相器Nl、第二反相器N2、第 S反相器N3W及第四反相器N4,所述第一 MOS管的控制端作为置位信号输入端S，所述第一 MOS管的一端接所述第一反相器Nl的输入端W及所述第二反相器N2的输出，所述第一MOS管 的另一端与写电压Vw相连;所述第一 MOS管的控制端用于控制所述第一 MOS管的一端与另一 端的导通;所述第二MOS管的控制端作为复位信号输入端R，所述第二MOS管的一端接所述第 二反相器N2的输入端W及所述第一反相器Nl的输出端，所述第二MOS管的另一端与写电压 Vw相连;所述第二MOS管的控制端用于控制所述第二MOS管的一端与另一端的导通;所述第 SMOS管的控制端作为触发信号输入端CP，所述第SMOS管的一端接忆阻ME的一端W及所述 第五MOS管的一端，所述第SMOS管的另一端与所述第一反相器NI输出端W及所述第二反相 器N2输入端相连;所述第SMOS管的控制端用于控制所述第SMOS管的一端与另一端的导 通;所述第四MOS管的控制端作为触发信号输入端CP，所述第四MOS管的一端接所述忆阻ME 的另一端W及所述定值电阻Rd的一端，所述第四MOS管的另一端与所述第二反相器N2的输 出端W及所述第一反相器Nl的输入端相连;所述定值电阻Rd的另一端接地;所述第四MOS管 的控制端用于控制所述第四MOS管的一端与另一端的导通;所述第五MOS管的控制端作为触 发信号输入端CP，所述第五MOS管的另一端与读电压Vr相连;所述第五MOS管的控制端用于 控制所述第五MOS管的一端与另一端的导通;所述第S反相器N3的输入端接忆阻ME的另一 端，所述第S反相器N3的输出端作为触发器的反相输出端兩。所述第四反相器M的输入 端连接所述第=反相器N3的输出端，所述第四反相器M的输出端作为触发器的输出端Vnut。 [000引更进一步地，当所述第一 MOS管、第二MOS管、第SMOS管和第四MOS管均为匪OS管 时，所述第五MOS管为PMOS管；所述第一醒OS管Ml的栅极作为置位信号输入端S，所述第一 NMOS管Ml的漏极接所述第一反相器Nl的输入端W及所述第二反相器N2的输出端，所述第一 NMOS管Ml的源极与写电压Vw相连;所述第二NMOS管M2的栅极作为复位信号输入端R，所述第 二NMOS管M2的漏极接所述第二反相器N2的输入端W及所述第一反相器Nl的输出端，所述第 二NMOS管M2的源极与写电压Vw相连;所述第S醒OS管M3的栅极作为触发信号输入端CP，所 述第SNMOS管M3的漏极接忆阻ME的一端W及所述PMOS管Pl的漏极，所述第SNMOS管M3的源 极与所述第一反相器Nl输出端W及所述第二反相器N2输入端相连;所述第四NMOS管M4的栅 极作为触发信号输入端CP，所述第四醒OS管M4的漏极接忆阻ME另一端W及定值电阻Rd的一 端，所述第四NMOS管M4的源极与第二反相器N2输出端W及第一反相器Nl的输入端相连;所 述PMOS管Pl的栅极作为触发信号输入端CP，所述PMOS管Pl的漏极接忆阻ME的一端W及第S NMOS管N3的漏极，所述PMOS管Pl的源极与读电压Vr相连。
[0009] 更进一步地，当触发信号CP和置位信号S为高电平而复位信号R为低电平时，控制 所述第一 NMOS管Ml、第SNMOS管M3和第四NMOS管M4导通，第二NMOS管M2与PMOS管Pl截止，运 使得写电压Vw-路通过第四NMOS管M4作用在忆阻ME另一端，另一路通过反相器反相后作用 在忆阻ME的一端，使得所述忆阻器ME两端电压超过阔值Vth(阔值电压的大小与构成忆阻器 的材料有关系，通常是根据电路设计要求选择合适阔值电压的忆阻器），阻值减小至R。。(阔 值忆阻器的低阻值，通常情况下要求忆阻器的高阻值Roff是低阻值R。。十倍W上）。
[0010] 更进一步地，当触发信号CP和复位信号R为高电平而置位信号S为低电平时，控制 所述第二NMOS管M2、第SNMOS管M3和第四NMOS管M4导通，第一 NMOS管Ml与PMOS管Pl截止，使 得写电压Vw-路通过第SNMOS管M3作用在忆阻ME的一端，另一路通过反相器反相后作用在 忆阻ME另一端，使得所述忆阻器ME两端电压超过阔值电压Vth(阔值电压Vth-般为4.5V)，阻 值增大至Roff (阔值忆阻器的高阻值）。
[0011] 更进一步地，当触发信号CP为低电平时，控制所述第S醒OS管M3和第四醒OS管M4 截止，PMOS管Pl导通，运使得读电压Vr作用在忆阻ME与定值电阻构成的分压电路，将存储在 忆阻ME的阻值信息转化成电平信号输出。
[001 ^ 更进一步地，所述读电压Vr小于所述阔值电压V化。
[0013]总体而言，通过本发明所构思的W上技术方案与现有技术相比，能够取得下列在 非易失性存储的有益效果：
[0014] (I)本发明的电路不仅具有传统的SR触发器功能，同时因为忆阻器的阻值在断电 情况下仍然能够保持不变，具有非易失性，所W存储的信息不会断电丢失，因此相比于传统 易失性MOS电路，减小了电路功耗。
[0015] (2)忆阻器为纳米级材料，可W有效的减小了电路实现面积，提高系统集成度。
【附图说明】
[0016] 图1是忆阻器电路符号；
[0017] 图2是忆阻器时所表现出的电流一电压曲线图；
[0018] 图3是本发明实施例提供的基于忆阻的非易失性SR触发器的具体电路图；
[0019] 图4是本发明实施例提供的基于忆阻的非易失性SR触发器的仿真波形图。
【具体实施方式】
[0020] 为了使本发明的目的、技术方案及优点更加清楚明白，W下结合附图及实施例，对 本发明进行进一步详细说明。应当理解，此处所描述的具体实施例仅仅用W解释本发明，并 不用于限定本发明。
[0021 ]在本发明中，由于忆阻器具有非易失性，即使断电也不会丢失数据，因此在信号保 持方面具有极大优势。将忆阻器的存储能力和数据处理能力结合起来，用在SR触发器的信 号保持中，可W极大的提高速度并降低功耗，同时忆阻器为纳米级的器件也有效地减少了 器件的体积。
[0022] 图2是单个忆阻器所表现出来的电流-电压特性曲线图，从图中可W看出，当正向 电压值大于阔值Vth时，忆阻器会变成低阻态；当负电压大于阔值-Vth时，忆阻器会变成高阻 态;本发明就是利用上面所述的忆阻器阻变特性，对忆阻器单元的电压范围加W控制，由此 达到控制忆阻器状态，实现触发器的触发功能；同时从图可得，当忆阻器两端的电压在-Vth 和Vth之间时，忆阻器的阻值不会发生改变，利用运种阔值特性与分压电路，本设计将忆阻器 的阻值状态转化成电平信号进行输出。
[0023] 图3是本发明基于忆阻的非易失性SR触发器的电路结构示意图。如图3所示，非易 失性SR触发器包括忆阻器ME、定值电阻Rd(阻值的大小要根据具体情况而定，但是要求Rnn<< Rd?R〇ff即Rd的阻值是Ron的十倍W上，而Roff是Rd的十倍W上）、第一 NMOS管Ml、第二NMOS管 M2、第SNMOS管M3、第四NMOS管M4、PMOS管Pl、第一反相器Nl、第二反相器N2、第S反相器N3 W及