内插器系统和方法
【专利说明】内插器系统和方法
【背景技术】
[0001] 数字时间转换器值TC)通常用于射频（R巧收发器和类似系统中。DTC用于检测并 识别两个信号之间的时间差异。DTC用于生成调制的和未调制的本地振荡器化0)信号，其 中输入信号与参考时钟相比较。
[0002] 存在DTC的S个重要特性：量化分辨率、频率范围和功率消耗。量化分辨率确定 DTC能够检测多小的时间差异或变化。频率范围为DTC能够测量的输入信号的频率。功率 消耗为DTC在操作期间所消耗的功率量。
[0003] 运些特性易于彼此冲突。例如，获得较高的量化分辨率通常减小DTC的频率范围 并增加功率消耗。
[0004] 所需的技术为获得相对高的量化分辨率，W用于合适的频率范围和功率消耗。
【附图说明】
[0005] 图1为示出使用具有单组反相器的内插器的数字时间转换器系统的图示；
[0006] 图2为示出相位检测器的图示；
[0007] 图3为示出具有单个内插反相器的内插器单元的图示；
[0008] 图4为DTC系统的示例时序的图示；
[0009] 图5为示出四个不同时期处的内插器输出信号的另一个时序的图示；
[0010] 图6为示出内插器的一组反相器的操作的图示；
[0011] 图7为使用具有单组N个内插器的DTC的发送器的图示；
[0012] 图8为示出示例性用户装置或移动通信设备的图示；
[0013] 图9为示出操作使用单组反相器的数字时间转换器值TC)的方法的流程图。
【具体实施方式】
[0014] 参考随附附图描述该公开的系统和方法，其中贯穿全文的相似参考数字用于指示 类似的元件，并且其中所示出的结构和设备不必按比例绘制。
[0015] 图1为示出使用具有单组反相器的内插器的数字时间转换器系统100的图示。系 统100选择性地使用该组的反相器，W便减轻争用（contention)问题和功率消耗。
[0016] 系统100在一定程度上W简化的形式提供，W便于理解。可W理解的是，考虑到了 合适的变型。
[0017] 数字时间转换器值TC)的其他方法要求使用具有两组N个反相器的内插器。每组 连接到相位信号。多个反相器被选择用于内插且被指定为n。然后，第一组使用n个反相器 且第二组使用N-n个反相器，W用于内插。因此，每组通常具有不同数目的有源反相器，运 导致使DTC的操作降级且降低量化分辨率的争用和/或其他问题。争用问题也导致非线性 度和其他问题。 阳01引系统100包括相位检测器104、内插器108、控制单元110、代码逻辑102、内插器输 出反相器112和编码器128。
[0019] 相位检测器104接收第一相位信号114和第二相位信号116,并基于信号114和 116生成内插器输入信号（IN) 118。通常，根据哪个为较早的，内插器输入信号118包括相 位信号114和116中的一个。在一个示例中，按照第一相位信号114和第二相位信号116 的异或狂OR)被输入到生成所述内插器输入信号118的D触发器的方式，相位检测器104 生成内插器输入信号118。可理解的是，可使用用于生成内插器输入信号118的其他合适技 术。
[0020] 相位信号114和116为可具有不同边沿的时间和/或频率的信号。它们可作为使 用多个信号之间的内插或事件转换的通信系统或其他系统的部分而被生成。在一个示例 中，从锁相环路（PLL)提供第一相位信号114,并且从收发器/发送器电路的相位处理电路 提供第二相位信号116。
[0021] 内插器108接收内插器输入信号118、选择信号132和代码信号130,并配置成生 成内插器信号（INT) 124。如上所述，内插器输入信号118基于第一相位信号114和第二相 位信号116。选择信号132指示用于启用的反相器的数目，通常被称为"n"或"N"。代码信 号130确定或选择在相位信号114和116之间的内插。通过生成内插边沿，内插器信号124 在第一相位信号114和第二相位信号116的边沿之间进行内插。注意的是，内插边沿通常 从第一相位信号114和第二相位信号116的边沿由时间常数tgb.延迟。
[0022] 内插边沿的斜率基于当第一相位信号114和第二相位信号116不同或不相等时启 用反相器的数目n，W及当第一相位信号114和第二相位信号116相等时启用反相器的总数 目，被称为N。n个反相器也被称为不同的内插反相器且n小于或等于N。
[0023] 内插器108包括一组反相器中的N个反相器。存在于所述组中的数目N个反相器 可在实施时改变。在一个示例中，一组反相器中存在1024个反相器。如上所述的代码信号 130选择或指定所述组的反相器数目n，其用作不同的内插反相器。选择信号132在第一状 态中选择/启用所述组中的所有N个反相器，其中相位信号为相等的，W及在第二状态中选 择/启用n个反相器，其中相位信号不相等。由于相位信号在该状态中不相等或不同，因此 第二状态也被称为不同内插状态。
[0024] 内插器输出反相器112禪合到内插器108。为了生成转换器输出信号126,反相器 112配置成使内插器输出信号124反向。
[00巧]代码逻辑102禪合到内插器108。代码逻辑102配置成生成代码信号122和选择 信号132。代码逻辑102包括电路，其使第一相位信号114与第二相位信号116比较。如果 相位信号114和116不同，则认为系统100处于不同内插状态且选择信号132被生成为启 用的。如果相位信号114和116相等，则选择信号132被生成为禁用的。
[00%] 代码逻辑102还生成代码信号122,其通常为数字代码字。代码信号122具有许多 比特，诸如1到4,其被编码用于选择不同内插反相器的数目并因此选择不同的内插斜率。 [0027] 控制单元110至少禪合到代码逻辑102并控制代码逻辑102的操作。控制单元 110生成控制信号120,其用于调整或设置代码信号122的码字。
[00測编码器128为动态元件匹配（DEM)编码器且配置成减小随机失配的影响。编码器 128在系统100中示出；然而，理解的是，编码器128可从系统100省略且代码信号122仅 被提供作为代码信号130。
[0029] 代码逻辑102指定n个反相器被启用来用于当相位信号不同时的内插，而代码信 号130(没有DEM编码器128)准确地指定反相器中的哪些被启用：对于固定的n，总是启用 相同的n个反相器。
[0030] 相反，对于通过代码逻辑102指定的固定n，DEM编码器128可改变（例如，根据单 独的控制信号）启用反相器中的哪些，只要是启用n个。假定一组N个反相器，用于启用n 个反相器的方法的数目（不考虑顺序）由二项式系数"N选择n"给出。
[0031] 系统100的一般操作如下。如果第一相位信号114为较早的，则第一相位信号114 被大致用作内插器输入信号118。如果第二相位信号116为早的，则第二相位信号116被大 致用作内插器输入信号118。在第一相位信号114的边沿先于第二相位相位信号116的边 沿后，第一相位信号114被认为是早的。在第二相位信号116的边沿先于第一相位相位信 号114的边沿后，第二相位信号116被认为是早的。
[0032] 当第一相位信号114不等于第二相位信号116时，系统100处于不同内插状态。作 为结果，代码逻辑启用选择信号132并提供代码信号122,其选择n个反相器作为不同内插 反相器。编码器128可指定启用反相器中的哪些。
[0033] 内插器108使用一组反相器或反相器单元，W用于从内插器输入信号118生成内 插器输出信号124,其中内插器输出信号124包括基于相位信号114和116的边沿的内插边 沿。因此，如W上所描述，反相器112使内插器输出信号124反向，W生成转换器输出信号 126。此外，反相器112在转换器输出信号126中锐化内插边缘的斜率。
[0034] 如W上所示，内插器108使用单组N个反相器执行内插。如上所示出的其他方法 要求使用具有两组N个反相器的内插器。此外，为内插器108使用所述单组减轻非线性度 和其他问题的发生。因此，与其他方法相比，改善了量化分辨率、频率范围和功率消耗。
[0035] 图2为示出相位检测器200的图示。相位检测器200可用作系统100内的相位检 测器104。相位检测器200被提供作为示例且将理解的是，考虑了合适的变型。
[0036] 相位检测器200包括XOR逻辑202和D触发器206。相位检测器200接收第一相 位信号114和第二相位信号116,并基于相位信号114和116生成内插器输出信号118。
[0037] XOR逻辑202接收第一相位信号114和第二相位信号116,并生成XOR输出信号 204。XOR逻辑202使用异或逻辑、X0R，W生成输出信号204。因此，在一个示例中，当相位 信号114和116不同时，输出信号204为有效（asserted)高。