一种数据时钟恢复电路及其相位插值器的制造方法
【技术领域】
[0001] 本发明设及数据时钟恢复技术领域，尤其设及一种数据时钟恢复电路及其相位插 值器。
【背景技术】
[0002] 在串行通信系统的接收端中，数据时钟恢复电路（CDR，Clock and Data Recovery)用于从接收的串行数据流中提取时钟且恢复出数据，CDR的性能直接制约着通信 的质量。相位插值器(PI，化ase Interpolator)用于在CDR中对采样的时钟相位进行调整， W便实现数据的正确采样。能够精确调节时钟相位的PI对于在接收端能否能够正确地恢复 出发送端的数据非常重要。
[0003] 在实际应用中由于工艺和环境溫度的影响，在CDR的工作过程中可能会产生相位 阶跃，从而导致其抖动性能的下降，直接恶化CDR的动态特性。
【发明内容】
[0004] 有鉴于此，本发明提供了一种数据时钟恢复电路及其相位插值器，W解决现有技 术中数据时钟恢复电路动态性能差的问题。
[0005] -种数据时钟恢复电路的相位插值器，与数据时钟恢复电路的控制单元相连，所 述相位插值器包括：
[0006] 编码电路;所述编码电路的输入端与所述控制单元相连，用于根据接收的并行时 钟对所述控制单元输出的数据控制信号进行采样，生成采样信号，根据接收的采样时钟或 者多相位时钟组对所述采样信号进行采样，确定参考数据值;根据所述参考数据值和所述 控制单元输出的相位控制信号进行处理，生成第一编码和第二编码；
[0007] 两个多路复用器;每个所述多路复用器的控制端与所述编码电路输出端相连，用 于接收并根据所述第二编码，选择接收的N个相位时钟中的两个进行输出；其中，N为大于等 于4的偶数；
[000引时钟混频器;所述时钟混频器的控制端与所述编码电路输出端相连，所述时钟混 频器的输入端与所述多路复用器的输出端相连，所述时钟混频器用于接收并根据所述第一 编码，接收所述两个相位时钟进行加权模拟运算之后生成并输出的新相位时钟；
[0009] 两个差分转单端放大器;每个所述差分转单端放大器的输入端与所述时钟混频器 的输出端相连，用于将所述时钟混频器输出的小信号放大成全摆幅信号。
[0010] 优选的，所述编码电路包括：
[0011] 第一采样单元，用于根据接收的所述并行时钟对所述控制单元输出的所述数据控 制信号进行采样；
[0012] 第二采样单元，用于根据接收的所述采样时钟或者所述多相位时钟组对所述采样 信号进行采样，确定所述参考数据值；
[0013] 第一延迟单元，用于将所述参考数据值的高=位延迟所述并行时钟的两个周期， 得到高=位延迟值；
[0014] 判断单元，用于根据所述参考数据值的高=位和所述高=位延迟值进行逻辑处 理，并判断是否跨象限；
[0015] 第一运算单元，用于根据所述判断单元的判断结果及所述参考数据值的低四位进 行逻辑运算，得到低四位运算值；
[0016] 第二运算单元，用于根据所述判断单元的判断结果及所述控制单元输出的所述相 位控制信号，得到最低位运算值；
[0017] 独热码逻辑单元，用于根据所述高=位延迟值进行独热码逻辑处理，生成所述第 二编码；
[0018] 溫度计码逻辑单元，用于根据所述低四位运算值及所述最低位运算值进行溫度计 码逻辑处理，生成所述第一编码;其中，所述第一编码的最低位为根据所述最低位运算值单 独编码生成的。
[0019] 优选的，当所述判断单元的判断结果为跨象限时，所述第一运算单元及所述第二 运算单元用于将权重全部移交至交界相位的一边，改变一次相位;所述独热码逻辑单元用 于改变所述第二编码的相位;所述溫度计码逻辑单元用于改变所述第一编码的相位。
[0020] 优选的，所述控制单元输出的所述数据控制信号及所述相位控制信号均为二进制 编码。
[0021] 优选的，所述时钟混频器包括:M个电流切换单元、第S电阻、第四电阻、第一醒OS 晶体管、第二NMOS晶体管、第=NMOS晶体管和第四NMOS晶体管;其中，M为大于1的自然数；
[0022] 所述第=电阻的一端和所述第四电阻的一端均与电源相连；
[0023] 所述第=电阻的另一端、所述第一 NMOS晶体管的漏极及所述第=NMOS晶体管的漏 极相连，连接点作为所述时钟混频器的一个输出端；
[0024] 所述第四电阻的另一端、所述第二NMOS晶体管的漏极及所述第四NMOS晶体管的漏 极相连，连接点作为所述时钟混频器的另一个输出端；
[0025] 所述第一醒OS晶体管和所述第二醒OS晶体管的源极相连，连接点分别与所述M个 电流切换单元的第一输出端相连；
[0026] 所述第S醒OS晶体管和所述第四醒OS晶体管的源极相连，连接点分别与所述M个 电流切换单元的第二输出端相连；
[0027] 所述第一醒OS晶体管的栅极、所述第二NMOS晶体管的栅极、所述第SNMOS晶体管 的栅极和所述第四NMOS晶体管的栅极分别作为所述时钟混频器的输入端；
[0028] 所述M个电流切换单元的输入端分别接收所述第一编码，所述M个电流切换单元的 接地端均接地。
[0029] 优选的，所述时钟混频器还包括:M+1个尾电流提供单元、第五电阻、第一开关及第 二开关；
[0030] M个尾电流提供单元的一端分别与所述M个电流切换单元的接地端--对应相连；
[0031] 所述第一开关的一端与所述M个电流切换单元的第一输出端相连；
[0032] 所述第二开关的一端与所述M个电流切换单元的第二输出端相连；
[0033] 所述第一开关的另一端、所述第二开关的另一端、所述第五电阻的一端及另一个 尾电流提供单元的一端相连；
[0034] 所述M+1个尾电流提供单元的另一端均接地；
[0035] 所述第五电阻的另一端与所述电源相连。
[0036] 优选的，所述电流切换单元包括:第五NMOS晶体管、第六NMOS晶体管及第屯醒OS晶 体管;其中：
[0037] 所述第六NMOS晶体管的漏极为所述电流切换单元的第一输出端；
[0038] 所述第屯NMOS晶体管的漏极为所述电流切换单元的第二输出端；
[0039] 所述第六醒OS晶体管的源极、所述第屯NMOS晶体管的源极及所述第五NMOS晶体管 的漏极相连；
[0040] 所述第六NMOS晶体管的栅极及所述第屯NMOS晶体管的栅极分别作为所述电流切 换单元的两个输入端，接收所述第一编码中两个反向的信号；
[0041] 所述第五NMOS晶体管的源极接地;所述第五NMOS晶体管的栅极接收偏置电压。
[0042] 优选的，所述尾电流提供单元为电流源或者电流漏。
[0043] 优选的，所述多路复用器包括两个选择电路，每个选择电路包括：
[0044] N个第一醒OS晶体管;其中每两个第一 NMOS晶体管的源极相连，栅极分别接收相差 180°相位的两个相位时钟，接收相邻相位时钟的第一NMOS晶体管的漏极相连，连接点分别 作为所述选择电路的两个输出端；
[0045] N/2个第二醒OS晶体管;每个所述第二醒OS晶体管的漏极分别与两个第一醒OS晶 体管的源极连接点相连，N/2个所述第二NMOS晶体管的源极相连，栅极分别接收所述第二编 码；
[0046] 源极接地的第S醒OS晶体管;所述第S醒OS晶体管的栅极接收偏置电压，漏极与 所述第二NMOS晶体管的源极连接点相连；
[0047] 与所述选择电路的两个输出端相连的负载元件，用于对接收的N个相位时钟进行 摆幅限制。
[004引优选的，所述负载元件包括:第一电阻及第二电阻;其中：
[0049] 所述第一电阻的一端与所述选择电路的一个输出端相连；
[0050] 所述第二电阻的一端与所述选择电路的另一个输出端相连；
[0051] 所述第一电阻的另一端与所述第二电阻的另一端相连，连接点与电源相连。
[0052] -种数据时钟恢复电路的相位插值器，与数据时钟恢复电路的控制单元相连，所 述相位插值器包括：
[0053] 编码电路;所述编码电路的输入端与所述控制单元相连，用于根据接收的并行时 钟对所述控制单元输出的数据控制信号进行采样，生成采样信号，根据接收的采样时钟或 者多相位时钟组对所述采样信号进行采样，确定参考数据值;根据所述参考数据值和所述 控制单元输出的相位控制信号进行处理，生成第一编码；
[0054] N个时钟混频器;每个所述时钟混频器的控制端与所述编码电路输出端相连，用于 接收并根据所述第一编码，选择N个相位时钟中的两个接收并进行加权模拟运算之后生成 并输出的新相位时钟;其中，N为大于等于4的偶数；
[0055] 两个差分转单端放大器;每个所述差分转单端放大器的输入端与所述时钟混频器 的输出端相连，用于将所述时钟混频器输出的小信号放大成全摆幅信号。
[0056] 一种数据时钟恢复电路，包括：
[0057] 锁相环，用于输出N个相位时钟;其中，N为大于等于4的偶数；
[0058] 控制单元，用于接收并行时钟及并行数据，生成并输出数据控制信号及相位控制 信号；
[0059] 上述任一所述的数据时钟恢复电路的相位插值器。
[0060] 优选的，还包括：
[0061] 接收电路;所述接收电路与所述数据时钟恢复电路的相位插值器的输出端相连， 用于接收采样数据及所述数据时钟恢复电路的相位插值器输出的全摆幅信号；
[0062] 串并转换电路;所述串并转换电路的输入端与所述接收电路的输出端及所述数据 时钟恢复电路的相位插值器的输出端相连，用于接收采样数据及所述全摆幅信号，并将所 述采样数据进行串并转换，生成所述并行时钟、所述并行数据及采样时钟或者多相位时钟 组。
[0063] 本发明公开的数据时钟恢复电路的相位插值器，通过编码电路根据接收的并行时 钟对所述控制单元输出的数据控制信号进行采样，生成采样信号，根据接收的采样时