输出连接至第二寄存器1012的输入，时钟切换请求clk_S_req连接至第一寄存器1011的输入，第二寄存器1012的输出为去噪电路101的输出；
[0028]其中译码电路203，其输入位宽等于1g2N,来自寄存器组202，输出为N位译码结果clk_pre_en;基于独热码对输入进行译码，任意时刻N位译码结果clk_pre_en仅有其中一位为高电平，标着着N路时钟中的一路将被选通，其中N为本发明电路支持的时钟切换数目。
[0029]其中多路互锁电路300，如图1所示，包括无毛刺管理电路301、第一比较器302、第二选择器303、第三选择器304和第二比较器305 J位译码结果clk_pre_en分别连接至第二选择器303、第三选择器304和第二比较器305的输入端;无毛刺管理电路301的输出N位关断标志信号clk_gate_S反馈至第一比较器302和第二比较器305输入端;第一比较器302的另一个输入端为全零，若比较器的两个输入相等，则输出为高电平，否则为低电平，第一比较器302的输出连接至第二选择器303的控制端;第二选择器303的两个输入分别为N位译码结果clk_pre_en和第三选择器304的输出，若第二选择器303的控制端为高电平，则将N位译码结果clk_pre_en连通至无毛刺管理电路301的输入端，否则将第三选择器304的输出连通至无毛刺管理电路301的输入端;第二比较器305工作机理与第一比较器302相同，其两个输入为辦立译码结果011^_。代_611和无毛刺管理电路301的输出1'1位关断标志信号011^_83七6_8，输出连接至第三选择器304的控制端；第三选择器304的另一个输入端为全零，当其控制端为高电平时，将N位译码结果clk_pre_en选通至输出端，否则将输出端置为零，输出端连接至第二选择器303的输入端。
[0030]其中无毛刺管理电路301，如图1所示，包括第三比较器3010和N个时钟关断电路3011?301N，其输入包括N路时钟信号和第二选择器303的N位输出clk_post_en，N路时钟信号和咐立(:11<_卩081:_611与N个时钟关断电路--对应，第i位时钟和clk_post_en连接至第i个时钟关断电路，第i个时钟关断电路基于第i个时钟，对clk_post_en的第i进行处理，其中i=0，I，…，N-1，并将处理过后的结果输入至第三比较器3010的输入端，第三比较器3010将处理后的结果与N位clk_p0St_en比较，若两者相等，则置监测结果CR至为高电平，否则置CR为零。
[0031]其中N个时钟关断电路3011?301N，如图4所示，每个时钟关断电路对应一路时钟输入，各时钟关断结构相同，包括第一、二、三寄存器501、502、503和关断与门504。时钟输入clk_i连接至第一、二寄存器501、502的时钟输入端和关断与门504的一个输入端，并将时钟输入clk_i取反后连接至第三寄存器503的时钟输入端，第一、二、三寄存器501、502、503相互级联，上一级的输出端连接至下一级寄存器的输入端，第一寄存器501的数据输入端为第i位clk_post_en(i)，第三寄存器503的数据输出clk_gate_s(i)连接至关断与门504的另一个输出端，第三寄存器503的数据输出Clk_gate_S(i)和关断与门504输出clkg_o(i)共同组成时钟关断电路的输出。N个时钟关断电路3011?301N的输出形成了N位关断标志信号clk_位时钟信号clkg_o。
[0032]本发明提出的一种支持多路时钟的无毛刺切换电路，可以有效去除时钟切换请求信号上的不定态和毛刺，避免了时钟的非法切换，保证了时钟切换电路的可靠性；同时基于独热码译码和多时钟互锁电路，实现了 N个时钟任意顺序的无毛刺切换。
【主权项】
1.一种支持多路时钟的无毛刺切换电路，其特征在于，包括寄存器(102)、与门(103)、第一选择器(201)、寄存器组(202)、译码电路(203)、多时钟互锁电路(300)及时钟选择器(401);寄存器(102)根据系统时钟Clk_sys对输入进行采样； 输入的时钟切换请求clk_s_req连接至寄存器(102)的D端和与门(103)的一个输入端；寄存器(102)Q端的输出取反后连接与门(103)的另一个输入端； 输入的系统时钟clk_sys分别连接至寄存器(102)和寄存器组(202)的elk端； 输入的N路时钟输入连接至多时钟互锁电路(300)中的无毛刺时钟管理电路(301)，其中N为正整数； 输入的异步复位信号连接至该电路内所有的寄存器复位端； 输入的时钟选择信号clk_sel输入至第一选择器(201)的一个输入端；与门(103)的输出端连接至第一选择器(201)的控制端;第一选择器(201)的输出端连接寄存器组(202)的D端，寄存器组(202)的Q端分别连接第一选择器(201)的另一输入端和译码电路(203)的输入端;译码电路(203)输出的N位译码结果clk_pre_en传递给多路时钟互锁电路(300); 多路时钟互锁电路(300)根据N路时钟输入和N位译码结果，将N位时钟信号、监测结果CR和N位关断标志信号clk_gate_S输出至时钟选择器(401);待监测结果CR为高电平时，时钟选择器(401)据N位关断标志信号位时钟信号的--对应关系，将N位关断标志信号clk_gate_sR部仅有的一位高电平比特位对应的时钟选通至电路的时钟输出CLK_0o2.根据权利要求1所述的一种支持多路时钟的无毛刺切换电路，其特征在于，还包括去噪电路(101 )，去噪电路(1I)对时钟切换请求c lk_s_req进行滤波和同步处理后将其输出连接至寄存器(102)的D端和与门(103)的输入端;去噪电路(101)的输入端还连接系统时钟elk—sys03.根据权利要求2所述的一种支持多路时钟的无毛刺切换电路，其特征在于，所述的去噪电路(101)如果采用软件触发时钟切换请求，则包括第一寄存器(1011)和第二寄存器(1012)，第一寄存器(1011)的输出连接至第二寄存器(1012)的输入，时钟切换请求clk_s_req连接至第一寄存器(I 011)的输入，第二寄存器(I 012)的输出为去噪电路(I OI)的输出；系统时钟clk_sys分别连接至第一寄存器(1011)和第二寄存器(1012)的elk端。4.根据权利要求2所述的一种支持多路时钟的无毛刺切换电路，其特征在于，所述的去噪电路(101)如果采用硬件触发时钟切换请求，则包括延迟单元(1013)、与门AND(1H)、第三寄存器(1013)和第四寄存器(1014)，其中时钟切换请求clk_S_req连接至延迟单元(1013)和与门AND(1H)输入端，延迟单元(1013)的输出作为与门AND(1H)另一个输入；第三寄存器(1013)和第四寄存器(1014)的连接方式与第一寄存器(1011)和第二寄存器(1012)相同，并基于系统时钟Clk_sys对与门AND(1H)的输出进行采样；第三寄存器(1013)的输出连接至第四寄存器(1014)的输入，与门AND(1H)的输出连接至第三寄存器(1013)的输入，第四寄存器(1014)的输出为去噪电路(101)的输出；系统时钟Clk_sys分别连接至第三寄存器(1013)和第四寄存器(1014)的elk端。5.根据权利要求1所述的一种支持多路时钟的无毛刺切换电路，其特征在于，所述的译码电路(203)，根据来自寄存器组(202)位宽为1g2N的输入，通过独热码对输入进行译码，得到并输出任意时刻仅有一位高电平的N位译码结果c I k_pre_en。6.根据权利要求1所述的一种支持多路时钟的无毛刺切换电路，其特征在于，所述的多路互锁电路(300)包括无毛刺管理电路(301)、第一比较器(302)、第二选择器(303)、第三选择器(304)和第二比较器(305); 无毛刺管理电路(301)的输出N位关断标志信号clk_gate_S反馈至第一比较器(302)和第二比较器(305)—个输入端； 第一比较器(302)的另一个输入端为全零，输出端连接至第二选择器(303)的控制端； 第二比较器(305)的另一个输入端为N位译码结果clk_pre_en，输出连接至第三选择器(304)的控制端; 第二选择器(303)的两个输入分别为N位译码结果clk_pre_en和第三选择器(304)的输出端，输出端连接无毛刺管理电路(301)的输入端； 第三选择器(304)的一个输入端连接N位译码结果clk_pre_en，另一个输入端为全零。7.根据权利要求6所述的一种支持多路时钟的无毛刺切换电路，其特征在于，所述的无毛刺管理电路(301)包括第三比较器(3010)和N个时钟关断电路(3011?301N);N路时钟输入信号和与第二选择器(303)的N位输出clk_post_en——对应的N个时钟关断电路(3011?30 IN)的输入端连接，Nf时钟关断电路的输出端连接第三比较器(3010)的一个输入端，第三比较器(3010)的另一个输入端连接N位输出c I k_po s t_en，第三比较器(3010)的输出端输出监测结果CR。8.根据权利要求6所述的一种支持多路时钟的无毛刺切换电路，其特征在于，所述的N个时钟关断电路(3011?301N)结构相同，且分别对应N路时钟输入中的一路;时钟关断电路包括第一、二、三寄存器(501、502、503)和关断与门(504);时钟输入(:11丨连接至第一、二寄存器(501、502)的时钟输入端和关断与门(504)的一个输入端，时钟输入clk_i取反后连接至第三寄存器(503)的时钟输入端;第一、二、三寄存器(501、502、503)依次级联，上一级的输出端连接至下一级寄存器的输入端，第一寄存器(501)的数据输入端为第;[位(311^_?081:_en(i)，第三寄存器(503)的数据输出clk_gate_S(i)连接至关断与门(504)的另一个输入端;第三寄存器(503)的数据输出clk_gate_S(i)和关断与门(504)输出clkg_o(i)共同组成时钟关断电路的输出;N个时钟关断电路(3011?301N)的输出形成了N位关断标志信号clk_ 时钟信号clkg_o;其中i = 0，l，...，N-1。
【专利摘要】本发明提供一种支持多路时钟的无毛刺切换电路，包括寄存器、与门、第一选择器、寄存器组、译码电路、多时钟互锁电路及时钟选择器；通过译码电路对时钟选择信号实现独热码形式的译码，将log2N位时钟选择信号转变为N位独热码编码的译码结果，保证了有效时钟使能信号的唯一性和排他性，同时多路互锁电路根据当前输出的时钟使能对译码结果进行处理，若当前输出的时钟使能与译码结果不相等，在首先关闭所有的时钟使能，再将译码结果作为新的时钟使能信号打开对应的时钟，实现时钟信号的无毛刺切换。本发明可以实现N路输入时钟的无毛刺切换，支持任意的切换顺序，为整体电路的工作模式提供了更强的灵活性。
【IPC分类】H03K5/1252
【公开号】CN105680830
【申请号】CN201610008589
【发明人】陈庆宇, 马徐瀚, 曹天骄, 赵坤鹏, 吴龙胜
【申请人】中国航天科技集团公司第九研究院第七七一研究所
【公开日】2016年6月15日
【申请日】2016年1月7日