用于数据串行传输的并串、串并转换装置的制造方法
【技术领域】
[0001] 本发明涉及数据转化技术领域，特别涉及一种用于数据串行传输的并串、串并转 换装置。
【背景技术】
[0002] 随着现代科技的发展，数据传输技术也得到了长足的发展，在数据传输的过程中， 随着时钟频率越来越高，并行传输时，并行导线之间的相互干扰越来越严重，并行传输方式 发展到了瓶颈。而串行传输采用差分信号(differential signal)传输技术，有效地克服了 因天线效应对信号传输线路形成的干扰，以及传输线路之间的串扰，使得串行传输能够获 得很高的数据传输率，而受到广泛应用。
[0003] 现有的现场可编程门阵列(Field Programmable Gate Array，简称"FPGA"）技术 中，为了实现数据的串行传输，往往会先将电路中的并行数据转化成串行数据进行传输，再 在传输结束时将串行数据重新转化为并行数据。其中，为了实现并串、串并转换，需要先将 数据先放入保持寄存器，然后通过控制信号在放进移位寄存器中进行缓存，最后通过计数 器产生来输出信号来将数据进行输出。
[0004] 但是依靠移位寄存器来缓存数据，存在以下问题：
[0005] 控制信号复杂。在FPGA设计中，控制信号不仅控制时钟频率的切换还要负责数据 移位寄存器的移位、数据的缓冲、输出的计数控制等，这样会增加控制信号的复杂度。FPGA 中控制信号是由组合电路构成，在高频时钟系统中控制信号会出现毛刺和误操作。
[0006] 时钟可调性小。现有的FPGA设计中串并转换和并串转换中的输入时钟和输出时钟 比是固定不变的，在遇到数据延时时其控制信号的设计会更加的复杂，在输入时钟和输出 时钟中存在时钟偏移时都会导致数据转换的错误。
【发明内容】
[0007] 为了解决现有技术中依靠移位寄存器来缓存数据存在的问题，本发明实施例提供 了一种用于数据串行传输的并串、串并转换装置。所述技术方案如下：
[0008] 本发明实施例提供了一种用于数据串行传输的并串、串并转换装置，包括:接收并 行数据并将并行数据转换为串行数据输出的并串转换单元，和接收串行数据并将串行数据 转化为并行数据输出的串并转换单元，
[0009] 所述并串转换单元包括：
[0010] 第一保持寄存器，用于缓存外部电路传输的并行数据；
[0011] 第一移位寄存器，用于将所述第一保持寄存器中缓存的并行数据转换成串行数 据；
[0012] 第一先进先出存储器，用于缓存所述第一移位寄存器生成的串行数据，并采用与 写时钟不同的读时钟来控制缓存数据的输出；
[0013]所述串并转换单元包括：
[0014] 第二先进先出存储器，用于缓存外部电路传输的串行数据，并采用与写时钟不同 的读时钟来控制缓存数据的输出；
[0015] 第二移位寄存器，用于将所述第二先进先出存储器中缓存的串行数据转换成并行 数据；
[0016] 第二保持寄存器，用于缓存所述第二移位寄存器中生成的并行数据。
[0017] 在本发明上述的装置中，在所述并串转换单元中，外部电路的DataInValid引脚与 所述第一保持寄存器的Valid引脚电连接，来控制外部电路中的并行数据写入所述第一保 持寄存器中；所述第一移位寄存器的Valid引脚与所述第一先进先出存储器的WCtr引脚电 连接，当所述第一移位寄存器将并行数据转换成串行数据时，其Val id引脚会产生写入控制 信号，以控制所述第一先进先出存储器写入串行数据；当所述第一先进先出存储器中写入 串行数据时，其REmpty引脚和Usageing引脚分别产生非空信号和Usageing信号，所述 Usageing信号表示所述第一先进先出存储器中储存串行数据的Bit数，外部电路通过非空 信号和Usageing信号来控制所述第一先进先出存储器中缓存的串行数据的输出。
[0018] 在本发明上述的装置中，所述第一先进先出存储器采用同步模式或者异步模式工 作，所述第一保持寄存器的elk引脚与外部电路中连通并行数据的时钟信号的DataInClk引 脚电连接，所述第一移位寄存器的elk引脚和所述第一先进先出存储器的Wclk引脚均与外 部电路中连通写时钟信号的DataWClk引脚电连接，所述第一先进先出存储器的Rclk引脚与 外部电路中连通读时钟信号的DATARClk引脚电连接。
[0019] 在本发明上述的装置中，当所述第一先进先出存储器采用同步模式时，外部电路 的DataInClk引脚连通的并行数据的时钟信号频率f DataInClk、并行数据位宽N、所述第一先进 先出存储器的Wclk引脚接收的写时钟信号频率fWcik、以及所述第一先进先出存储器的Rclk 引脚接收的读时钟信号频率fRcdk之间存在如下关系：
[0020]
[0021]所述第一先进先出存储器的Wfull引脚分别与所述第一保持寄存器的Full引脚和 所述第一移位寄存器的Full引脚连接，当所述第一先进先出存储器的Wfull引脚产生满标 识时，会控制所述第一保持寄存器和所述第一移位寄存器暂停串行数据的输入。
[0022] 在本发明上述的装置中，当所述第一先进先出存储器采用异步模式时，外部电路 的DataInClk引脚连通的并行数据的时钟信号频率f DataInClk、并行数据位宽N、所述第一先进 先出存储器的Wclk引脚接收的写时钟信号频率fttlk之间存在如下关系：
[0023]
[0024]所述第一先进先出存储器的Wfull引脚分别与所述第一保持寄存器的Full引脚和 所述第一移位寄存器的Full引脚连接，当所述第一先进先出存储器的Wfull引脚产生满标 识时，会控制所述第一保持寄存器和所述第一移位寄存器暂停串行数据的输入，并标识所 述第一移位寄存器中并转串发生错误。
[0025]在本发明上述的装置中，在所述串并转换单元中，外部电路的DATAInValid引脚与 所述第二先进先出存储器的WCtr引脚电连接，来控制外部电路中的串行数据写入所述第二 先进先出存储器中；所述第二先进先出存储器的RData引脚与所述第二移位寄存器的Data 引脚电连接，所述第二移位寄存器的Ready引脚与所述第二先进先出存储器的RCtr引脚电 连接，以控制所述第二先进先出存储器中的串行数据写入所述第二移位寄存器中；所述第 二先进先出存储器的REmpty引脚和Usaging引脚分别与所述第二移位寄存器的Empty引脚 和Use引脚电连接，以控制所述第二移位寄存器将串行数据转化为并行数据;所述第二保持 寄存器的Active引脚和Ready引脚分别与外部电路的DataOutActive引脚和DataOutReady 引脚电连接，用于控制外部电路读取所述第二保持寄存器中缓存的并行数据。
[0026] 在本发明上述的装置中，所述第二先进先出存储器采用同步模式或者异步模式工 作，所述第二先进先出存储器的Wclk引脚与外部电路中连通写时钟信号的DATAWClk引脚电 连接，所述第二移位寄存器的elk引脚和所述第二先进先出存储器的Rclk引脚均与外部电 路中连通读时钟信号的DataRClk引脚电连接，所述第二保持寄存器的elk引脚与外部电路 中连通并行数据的时钟信号的DataOutClk引脚电连接。
[0027] 在本发明上述的装置中，当所述第二先进先出存储器采用同步模式时，外部电路 的DataOutClk引脚连通的并行数据的时钟信号频率f DataQutQk、并行数据位宽N、所述第二先 进先出存储器的Wclk引脚接