半导体装置及电子设备的制造方法
【技术领域】
[0001]本发明的一个方式涉及一种半导体装置及电子设备。
[0002]另外，本发明的一个方式不限定于上述技术领域。本说明书等所公开的发明的技术领域涉及一种物体、方法或制造方法。另外，本发明的一个方式涉及一种工序(process)、机器(machine)、产品(manufacture)或组合物(composit1n of matter)。因此，具体而言，作为本说明书所公开的本发明的一个方式的技术领域的例子可以举出半导体装置、显示装置、发光装置、蓄电装置、摄像装置、存储装置、这些装置的驱动方法或这些装置的制造方法。
[0003]另外，在本说明书等中，半导体装置是指通过利用半导体特性而能够工作的元件、电路或装置等。作为例子，晶体管和二极管等半导体元件是半导体装置。此外，作为另外的例子，包含半导体元件的电路是半导体装置。此外，作为另外的例子，具备包含半导体元件的电路的装置是半导体装置。
【背景技术】
[0004]通过使用将氧化物半导体(Oxide Semiconductor:0S)用于半导体层的晶体管(以下称为OS晶体管)而能够实现数据保持的半导体装置或者通过组合将硅(Si)用于半导体层的晶体管(以下称为Si晶体管)和OS晶体管而能够实现数据保持的半导体装置受到关注(参照专利文献1、2)。
[0005]现有技术文献
[专利文献I]日本专利公开公报特开2012-39059号 [专利文献2]日本专利公开公报特开2012-256820号
[0006]为了控制OS晶体管的导通或关闭，需要振幅大的信号。因此，对OS晶体管的栅极供给升压后的信号。用于进行升压的电路需要多个电源电压。在半导体装置中，即使没有电源电压的供给也可以保持数据，因此可以停止多个电源电压的供给。
[0007]然而，当再次供给多个电源电压时，如果高电平电位非意图地施加到OS晶体管的栅极，则所保持的数据有可能消失。
【发明内容】
[0008]本发明的一个方式的目的之一是提供一种新颖的半导体装置、新颖的电子设备等。
[0009]另外，本发明的一个方式的目的之一是提供一种能够防止半导体装置的错误工作所引起的数据消失的新颖结构的半导体装置等。或者，本发明的一个方式的目的之一是提供一种能够实现低功耗化的新颖结构的半导体装置等。或者，本发明的一个方式的目的之一是提供一种能够抑制高电平电位非意图地从接收多个电源电压并对信号进行升压的电路输出的新颖结构的半导体装置等。
[0010]另外，本发明的一个方式的目的不限定于以上列举的目的。以上列举的目的并不妨碍其他目的的存在。另外，其他目的是下面记载的在本部分中未说明的目的。本领域的技术人员可以从说明书或附图等的记载导出并适当地抽出该在本部分中未说明的目的。另夕卜，本发明的一个方式至少实现以上列举的目的和/或其他目的中的一个目的。
[0011]本发明的一个方式是一种半导体装置，该半导体装置包括:第一缓冲电路;电平转移电路;第二缓冲电路；以及第一布线至第三布线，其中第一布线供给第一电位，第二布线供给比第一电位大的第二电位，第三布线供给比第一电位及第二电位小的第三电位，第一缓冲电路与第一布线及第三布线电连接，电平转移电路及第二缓冲电路的每一个与第二布线及第三布线电连接，通过将供给到第一布线的电位从第三电位转换为第一电位，来对第一缓冲电路供给电源电压，通过将供给到第二布线的电位从第三电位转换为第二电位，来对电平转移电路及第二缓冲电路供给电源电压，并且，在将供给到第一布线的电位从第三电位转换为第一电位之后，将供给到第二布线的电位从第三电位转换为第二电位。
[0012]本发明的一个方式的半导体装置优选还包括存储单元，其中该存储单元包括晶体管，存储单元具有在与关闭状态下的晶体管连接的节点中保持对应于数据的电荷的功能，并且第二缓冲电路与第二晶体管的栅极电连接。
[0013]在本发明的一个方式的半导体装置中，晶体管优选在沟道形成区中包含氧化物半导体。
[0014]另外，本发明的其他方式记载于下面所述的实施方式中的说明及附图中。
[0015]本发明的一个方式能够提供一种新颖的半导体装置、新颖的电子设备等。
[0016]另外，本发明的一个方式能够提供一种能够防止半导体装置的错误工作所引起的数据消失的新颖结构的半导体装置等。或者，本发明的一个方式能够提供一种能够实现低功耗化的新颖结构的半导体装置等。或者，本发明的一个方式能够提供一种能够抑制高电平电位非意图地从接收多个电源电压并对信号进行升压的电路输出的新颖结构的半导体駐g禁
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[0017]另外，本发明的一个方式的效果不限定于以上列举的效果。以上列举的效果并不妨碍其他效果的存在。另外，其他效果是在下文记载中说明的、本部分中未说明的效果。本领域的技术人员可以从说明书或附图等的记载导出并适当地抽出该在本部分中未说明的效果。另外，本发明的一个方式至少具有以上列举的效果和/或其他效果中的一个效果。因此，本发明的一个方式有时根据情况而不具有以上列举的效果。
【附图说明】
[0018]图1A和图1B为用于说明本发明的一个方式的框图及时序图；
图2A和图2B为用于说明本发明的一个方式的电路图及时序图；
图3为用于说明本发明的一个方式的电路图；
图4为用于说明本发明的一个方式的电路图；
图5为用于说明本发明的一个方式的电路图；
图6为用于说明本发明的一个方式的电路图；
图7为用于说明本发明的一个方式的电路图；
图8A至图8F为用于说明本发明的一个方式的电路图；
图9为用于说明本发明的一个方式的框图； 图1OA至图1OC为用于说明本发明的一个方式的电路图；
图1lA至图1lC为用于说明本发明的一个方式的图；
图12为用于说明本发明的一个方式的示意图；
图13A至图13D为用于说明本发明的一个方式的布局图；
图14为用于说明本发明的一个方式的截面示意图；
图15为用于说明本发明的一个方式的截面示意图；
图16为用于说明本发明的一个方式的框图；
图17A和图17B为用于说明本发明的一个方式的电路图；
图18A至图18C为用于说明本发明的一个方式的电路图；
图19A和图19B为用于说明本发明的一个方式的电路图；
图20为用于说明本发明的一个方式的电路图；
图21为用于说明本发明的一个方式的电路图；
图22为用于说明本发明的一个方式的电路图；
图23为用于说明本发明的一个方式的电路图；
图24为用于说明本发明的一个方式的框图；
图25A和图25B为用于说明本发明的一个方式的流程图及立体图；
图26A至图26E为能够应用本发明的一个方式的电子设备的图；
图27A至图27C为用于说明本发明的一个方式的电路图；
图28为用于说明本发明的一个方式的电路图。
【具体实施方式】
[0019]下面，参照附图对实施方式进行说明。但是，实施方式可以以多个不同方式来实施，本领域的技术人员可以很容易地理解到，其方式和详细内容可以在不脱离本发明的宗旨及其范围的情况下被变更为各种各样的形式。因此，本发明不应该被解释为仅限定在以下所示的实施方式所记载的内容中。
[0020]另外，在本说明书等中，“第一”、“第二”、“第三”等序数词是为了避免构成要素的混淆而附加上的。因此，这不是为了限定构成要素的数量而附加上的。此外，这不是为了限定构成要素的顺序而附加上的。例如，在本说明书等的实施方式之一中附有“第一”的构成要素有可能在其他实施方式或权利要求书中附有“第二”。此外，例如，在本说明书等的实施方式之一中附有“第一”的构成要素有可能在其他实施方式或权利要求书中被省略。
[0021]在附图中，有时对同一要素、具有相同功能的要素、同一材料的要素或者同时形成的要素等赋予同一附图标记，并且有时省略重复说明。
[0022]实施方式I
在本实施方式中，对所公开的发明的一个方式的半导体装置进行说明。尤其是，在本实施方式中，对包含对存储单元输出信号的输出电路的半导体装置的结构进行说明。
[0023]图1A示出输出电路100及存储单元MC。存储单元MC包括晶体管0M。晶体管OM与布线BL及节点MN连接。在输出电路100中，信号被输入到端子IN并被输出到与晶体管OM的栅极连接的布线WL ret ο
[0024]另外，晶体管OM具有作为开关的功能。晶体管OM优选使用在关闭状态下流过源极与漏极之间的电流(关态电流，off-state current)小的晶体管。作为关态电流小的晶体管优选的是在沟道形成区中包含氧化物半导体的晶体管(OS晶体管KOS晶体管具有关态电流小、能够以与Si晶体管重叠的方式制造等优点。关于OS晶体管将在后面的实施方式中进行详细说明。
[0025]在存储单元MC中，通过控制晶体管OM的导通或关闭，来将对应于施加到布线BL的数据的电压(数据电压)写入节点MN或保持该电压。在晶体管OM为η沟道晶体管的情况下，通过对作为晶体管OM的栅极的布线WLret施加高电平电位来使晶体管成为导通状态，由此进行数据电压的写入。另外，通过持续对布线WLre3t施加低电平电位，来使晶体管成为关闭状态，由此进行数据电压的保持。
[0026]输出电路100为对布线WLre3t输出信号的电路。输出电路100通过将供给到布线WLre3t的低电平电位设定为接地电位，即使意图性地停止输出电路的工作，也可以将晶体管OM持续保持为关闭状态。或者，在如无线装置那样不能连续地供给电源电压的情况下，即使间歇性地停止输出电路100的工作，也可以将晶体管OM持续保持为关闭状态。因此，即使停止向输出电路100供给电源电压，也可以保持保存在存储单元MC中的数据电压。
[0027]由于输出电路100通过使晶体管导通来写入数据电压，因此需要振幅大的信号。在输出电路100中，对多个电路供给不同的电源电压，来获得振幅大的信号。作为一个例子，输出电路100包括缓冲电路BUFl、电平转移电路LS及缓冲电路BUF2。
[0028]缓冲电路BUFl与布线VHl连接，控制向缓冲电路BUFl供给电源电压。电平转移电路LS及缓冲电路BUF2与布线VH2连接，控制向电平转移电路LS及缓冲电路BUF2供给电源电压。当供给电源电压时，对布线VHl供给电压VDDI，并对布线VH2供给电压VDD2。当停止电源电压时，将布线VHl及VH2都设定为接地电压。
[0029]在交替进行电源电压的供给及停止的情况下，输出电路100内的各节点的电位不稳定。尤其是，在受到进行电压升降的布线VH2的影响的节点中，因电位变动而瞬间发生非意图的电位变动，高电平的信号输出到布线WLre3t。因此，晶体管OM的关闭状态变得不稳定，有时存储单元MC的数据电压消失。
[0030]在本发明的一个方式中，当再次供给电源电压时，使将布线VHl设定为电压VDDI的时序与将布线VH2设定为电压VDD2的时序不同。参照图1B所示的时序图对工作进行说明。
[0031]在图1B所示的时序图中，对端子IN的信号为低电平的情况进行说明。在时刻Τ7之前的初始状态下，布线VHl、VH2的电压为低电平。
[0032]在时刻T7，将布线VHl设定为电压VDDl。通过布线VHl的电压上升，确定缓冲电路BUFl的输出。
[0033]通过确定缓冲电路BUFl的输出，电平转移电路LS的工作变稳定。即，电平转移电路LS成为稳定地输出对应于端子IN的信号的电压的状态。在时刻T7，将布线VH2的电压设定为接地电压。因此，从缓冲电路BUF2输出到布线WLret的信号可以保持低电平。
[0034]接着，在时刻T8，将布线VH2设定为电压VDD2。在时刻T7的阶段，缓冲电路BUFl的输出被供给到电平转移电路LS，能够进行稳定的工作。在此，低电平电位被供给到端子IN，缓冲电路BUFI以从电平移动电路LS输出低电平电位的方式工作。因此，电平转移电路LS的输出即使在布线VH2的电位上升的情况下，也不受到其影响。被供给从电平转移电路LS输出的低电平电位的缓冲电路BUF2可以将低电平电位输出到布线WLret。
[0035]因此，当为了转换信号电平而再次开始电源电压的供给时，可以将布线WLret持续保持为低电平。因此，可以防止由于高电平电位非意图地输出到布线WLret引起的数据消失。[0036 ] 此外，图2A示出图1A的输出电路100的电路图的一个例子。图2A中的缓冲电路BUFl包括反相器电路11、12。图2A中的电平转移电路LS包括晶体管Ml至晶体管M6。图2A中的缓冲电路BUF2包括反相器电路13、14。如图2A所示，电源电压从布线VHl、VH2供给到各电路。
[0037]图2A所示的输出电路100具有通过对端子IN供给低电平的信号能够对布线WLret输出低电平的信号的功能。电平转移电路LS包括节点OUT及节点OUTB。在电平转移电路LS中，利用从缓冲电路BUFl输出的信号使节点OUT的电位成为低电平，然后，将布线VH2设定为电压VDD2，由此可以对布线WLret输出稳定的低电平信号。
[0038]图2B示出说明图2A所示的输出电路100的工作的时序图。
[0039]在图2B所示的时序图中，对端子IN的信号作为低电平的情况进行说明。在时刻T9之前的初始状态，布线VH1、VH2的电压为低电平。此时，节点0UT、0UTB处于电浮动状态。另夕卜，布线WLret处于电浮动状态。布线WLret因流过缓冲电路BUF2的泄漏电流等而最终成为低电平电位，变为浮动状态。因此，在图2B中，将布线WLre3t作为低电平电位进行了图示。
[0040]在时刻T9，将布线VHl设定为电压VDDl。通过布线VHl的电压上升，确定反相器电路
11、12的输出。对晶体管M2、M3的栅极供给低电平电位，对晶体管M5、M6的栅极供给高电平电位。因此，晶体管M2、M6成为导通状态，晶体管M3、M5成为关闭状态。因此，节点OUT的电位成为作为接地电压的低电平。
[0041 ]接着，在时刻TlO，将布线VH2设定为电压VDD2。在时刻T9的阶段，节点OUT为低电平，晶体管Ml随着布线VH2的电