一种准并行结构的ldpc编码器的制造方法
【技术领域】
[0001] 本发明设及数字信息传输领域，尤其设及到CDR(中国数字音频广播)系统的发射 端调制器的LDPC(低密度奇偶校验码)编码技术。
【背景技术】
[0002] 在CDR系统的发射端调制中，需要对待发送数据进行LDPC编码。将待发送信息与其 LDPC编码结果组合发送。
[0003] 根据"中华人民共和国广播电影电视行业标准GY/T 268.1-2013"规定，LDPC码采 用表一所示的四种不同码率：
[0004] 表一 LDPC编码规格表
[0006] 假设输入编码信息为m={m〇，mi，. . .，mw-i}，对编码信息进行LDPC编码得到校验位P = {p〇，pi，. . .，P92i日-w}，其中编码信息码率为码率1时W为2304,编码信息码率为码率2时W为 3072,编码信息码率为码率3时W为4608,编码信息码率为码率4时W为6912。那么LDPC编码器 的输出码字为C=k〇,Cl, . . . ,C9215} = {m〇,mi, . . . ,mw-l,P〇,Pl, . . .P9215-w}。
[0007] 上述校验位P={p〇，Pl，. . .，P921日-w}由校验矩阵H求解如下方程得出：
[000引 HXcT=O 式 1
[0009] 式中；
[0010] 0--(9216-W)行1列的全0列矢量；
[0011] H--LDPC奇偶校验矩阵。
[001^ LDPC码传统编码算法和一般的线性分组码十分类似，只需根据校验矩阵求出生成 矩阵G，然后利用生成矩阵G对编码信息S进行编码。若已知长度为256Xn的信息序列s，G为 生成矩阵，则校验位码字
[0014] 生成矩阵G中每个小G矩阵，如G(m n-1)，为256X256的小矩阵。
[001引也就是说，LDPC编码过程即计算G X S的过程。
[0016]现有技术中已经存在实现LDPC编码的硬件系统，但是十分浪费硬件资源，例如申 请号为201410837627.2的专利提供了一种实现LDPC编码过程的全并行硬件结构，其具有M 个运算单元，M的数量不小于m。运样的结构是同时完成
[0020] 运样的好处的运算速度很快。但是同时存在W下不足，使得该技术的实施需要花 费很大的成本。
[0021] 本领域技术人员知晓，在码率1情况下m取值为26,码率2情况下m取值为23,码率3 情况下m取值为17,码率4情况下m取值为8。运意味着申请号为201410837627.2的专利提供 的实现方案中，至少需要8个运算单元，若要实现码率兼容则需要26个运算单元。运算单元 数量太大，导致硬件成本居高不下。
[0022] 另外，全并行结构中存在特殊矩阵系数读取与非特殊矩阵系数读取时间冲突的问 题，为了克服运一问题，申请号为201410837627.2的专利中的存储器数量必须至少为两个。 一个存储器存储非特殊矩阵，另一个存储器存储特殊矩阵。运使得在码率3或码率4情况下 矩阵系数读取控制算法更为复杂，需要在两片存储器中切换读取数据。
【发明内容】
[0023] 本发明所要解决的技术问题是:针对上述存在的问题，提供一种结构更加精简的 准并行结构的LDPC编码器，有效降低生产成本。
[0024] 本发明采用的技术方案如下:包括至少一个存储器、=个运算单元、控制单元及选 通输出单元。
[0025] 所述存储器与=个运算单元均具有信号连接，存储器用于存储码率1、码率2、码率 3及码率4情况时的生成矩阵。
[00%]=个运算单元分别用于先并行计算
[0033] W此类推，直到并行计算
[0037]每个运算单元均具有编码信息输入端，除最后一个运算单元外的其余运算单元还 具有编码信息输出端;第一个运算单元的编码信息输入端与编码信息输出线连接，除第一 个运算单元外的其余运算单元的编码信息输入端与前一个运算单元的编码信息输出端连 接；
[0038] 所述编码信息输出线及编码信息输出端均用于根据控制时钟逐位输出编码信息；
[0039] 所述选通输出单元用于依次输出第一运算单元、第二运算单元及第=运算单元的 运算结果；
[0040] 所述控制单元用于根据控制时钟控制存储器向所述=个运算单元输出生成矩阵 系数；
[0041] 其中，生成矩阵为
G(0 n-l)、G(l 0)、…、G(1 k)、…、G(1 n-1)、…、G(m 0)、…、G(m k)、…、G(m n-1)分别为 256 X 256的小矩阵
为256 Xn位的编码信息，s〇、si、…、Sn-I分别为256维列向量;m、n 均为正整数，且m+1能被3整除。
[0042] 进一步，所述运算单元包括两个256位寄存器、256个与单元W及256个异或单元； 其中，第一寄存器用于接收存储器输出的256位生成矩阵系数;各与单元的第一输入端分别 对应与第一寄存器的256位具有信号连接，各与单元的第二输入端均与其所在的运算单元 的编码信号输入端连接;各异或单元的第一输入端与各与单元的输出端对应连接，各异或 单元的第二输出端与其各自的输出端连接，各异或单元的输出端还分别对应与第二寄存器 的256位具有信号连接。
[0043] 进一步，存储器用于存储所述生成矩阵中所有非特殊小矩阵的第一列元素、生成 矩阵中特殊小矩阵的第一列元素、该特殊小矩阵中特殊列的第一列元素 W及特殊列后的第 一列元素。
[0044] 进一步，在码率1情况下，n为9，m为26或者在码率2下，n为12，m为23:控制单元控制 运算的步骤为：
[0045] 步骤1:控制存储器按照控制时钟依次向=个运算单元的第一寄存器对应输出G (00)的第一列元素、G(IO)的第一列元素、G(20)的第一列元素;每个运算单元的编码信息输 出线上按照控制时钟依次出现SO的第一个元素;=个运算单元各自完成一次运算;运算结 果存储在第二寄存器中；
[0046] 步骤2:各运算单元将其第一寄存器中的矩阵系数左移一位，各运算单元的编码信 息输出线上按照控制时钟依次出现SO中的下一个元素，各运算单元完成一次运算;运算结 果存储在第二寄存器中；
[0047] 各个运算单元各自将步骤2循环255个控制时钟，运算结果存储在第二寄存器中； 如此完成G(0 0)、G(1 0)、G(2 0)与SO的运算；
[004引 W此类推，依次完成G(0 1)、G(1 1)、G(2 1)与Si的运算，...，G(0 n-l)、G(l n-1)、 G(2 n-1)与Sn-I的运算；
[0049] 最后，控制选通单元依次输出第一运算单元的运算结果po、第二运算单元的运算 结果Pl及第=运算单元的运算结果P2 ;
[0050] 重复上述步骤，依次计算出P3、P4及P日；…直到计算出Pm-2、Pm-I及Pm。
[0化1 ] 进一步，在码率3情况下，n为18，m为17或者在码率4情况下，n为27，m为8:生成矩阵 中G(0 k)、G(l k)-，G(m k)运m+1个小矩阵中的第j列到第j+a列为特殊列，0<k<n-l，0<j <255，a为大于或等于1的整数，且j+a<255;所述控制单元控制运算的步骤为：
[0052] 步骤1:控制存储器按照控制时钟依次向=个运算单元的第一寄存器对应输出G(0 0)的第一列元素、G(1