用于模数转换器的微处理器辅助校准的制作方法
【专利说明】
[0001 ]优先权数据
[0002] 本专利申请接收受益于或要求于2014年12月17日提交的题为"DIGITALLY ASSISTED TECHNIQUES FOR ANALOG-TO-DIGITAL CONVERTERS" 的美国临时申请62/093391 的优先权。该临时申请通过引用整体结合到本文中。
技术领域
[0003] 本发明涉及集成电路的领域，尤其是用于模数转换器的数字辅助技术。
【背景技术】
[0004] 在许多电子应用中，模拟输入信号转换为数字输出信号(例如，用于进一步的数字 信号处理）。例如，在精度测量系统中，电子装置被设置有一个或多个传感器以进行测量，并 且这些传感器可以产生模拟信号。该模拟信号然后将被提供到模数转换器(ADC)作为输入， 以产生数字输出信号，以便进一步处理。在另一种情况中，天线基于在空气中携带信息/信 号的电磁波产生模拟信号。由天线产生的模拟信号随后作为输入提供到ADC以产生数字输 出信号，以便进一步处理。
[0005] ADC可以应用于许多地方，诸如宽带通信系统、音响系统、接收器系统等。ADC可以 转换表示现实世界的现象(例如，光，声，温度或压力）的模拟电信号，用于数据处理的目的。 设计ADC是不平凡的任务，因为每个应用程序可在性能、功耗、成本和尺寸具有不同的需求。 ADC用于广泛的应用，包括通信、能源、医疗、仪器仪表和测量、电机和电源控制、工业自动化 和航空航天/国防。随着需要ADC的应用增长，需要准确而可靠的转换性能也随之增加。
[0006] -般而言，ADC是将由模拟信号携带的连续物理量转换为表示该量的振幅(或携带 该数字值的数字信号）的数字值的电子设备。ADC典型地由构成集成电路或芯片的许多设备 组成。ADC通常由下述应用要求定义：它的带宽（它可以正确地转换为数字信号的频率范 围），其分辨率(最大模拟信号可划分并表示数字信号的离散电平的数目），其信号对噪声比 (相对于所述ADC引入的噪声信号，ADC如何准确测量hADC具有许多不同的设计，其可根据 应用的要求来选择。在许多情况下，设计满足应用要求并同时提供足够性能的ADC是不平凡 的。
【发明内容】
[0007] 模数转换器(ADC)可具有影响其性能的误差，特别是它们的(有效)解析。速度和分 辨率通常存在折衷，其中，更高速的ADC倾向于具有较低的分辨率。当ADC的速度变快时，需 要采取措施以补偿或校正这些错误更高，从而ADC不获得速度而损失分辨率。为了改进性 能，许多技术已用于补偿或校正错误。当ADC用亚微米技术实现时，模数转换器可以容易并 方便地配备片上微处理器，用于执行多种数字功能。片上微处理器和任何合适的数字电路 可以实现丰富的功能用于减少这些误差，使某些不希望的伪像被减少，并提供高度可配置 的ADC的灵活平台。片上微处理器特别有用于随机时间交错ADC。此外，随机抽样的ADC可以 并行地添加到主ADC(例如，随机时间交错ADC)，用于校准目的。此外，整个系统可包括有效 的实施方式，用于校正ADC(例如，多级ADC)中的误差。
【附图说明】
[0008] 为了提供本公开内容和其特征和优点的更完整理解，可结合附图参考下面的描 述，其中，类似的参考数字表示相同的部件，其中：
[0009] 图1示出根据本公开的一些实施例的示例性逐次逼近ADC;
[0010]图2示出根据本公开的一些实施例，用于SAR ADC的示例性内部DAC;
[0011] 图3示出根据本公开的一些实施例的示例性分级ADC;
[0012] 图4示出根据本公开的一些实施例的两个示例性流水线型ADC;
[0013]图5示出根据本公开的一些实施例的示例性5：-A调制器；
[0014] 图6示出根据本公开的一些实施例的示例性的二阶5：-A调制器；
[0015] 图7A示出具有两个子ADC的示例性时间交错ADC，以及图7B示出示出用于图7A的示 例性时间交错ADC的采样边缘的时序图。
[0016] 图8示出具有专用和专门的模拟或数字处理电路的常规ADC芯片的示例性布局； [0017]图9示出根据本公开的一些实施例，具有片上微处理器的ADC芯片的示例性布局；
[0018]图10示出根据本公开的一些实施例，具有转换器和片上微处理器的系统图；
[0019]图11示出根据本公开的一些实施例，具有转换器、片上微处理器和时钟发生器的 系统图；
[0020] 图12示出根据本公开的一些实施例的流水线ADC的示例性阶段；
[0021] 图13-18示出根据本公开的一些实施例的一系列示例性电压曲线，其示出流水线 ADC内的操作以及一个或多个可能的误差源；
[0022] 图19示出根据本公开的一些实施例，具有6个阶段，配备有抖动注入的示例性流水 线 ADC;
[0023] 图20示出根据本公开的一些实施例，可用于校准的关联方案；
[0024]图21示出根据本公开的一些实施例的增益误差校正方案；
[0025]图22示出根据本公开的一些实施例的另一增益误差校正方案；
[0026]图23A-B示出根据本公开的一些实施例，适于由片上uP执行的示例性校准功能； [0027]图24示出根据本公开的一些实施例，具有片上uP的示例性交错ADC的示例性系统 图；
[0028]图25示出根据本公开的一些实施例，用于闪速ADC校准和流水线级校准的示例性 硬件流；
[0029]图26示出根据本公开的一些实施例，用于脉动减法和示例性积累和抽取块的示例 性硬件流；
[0030]图27不出根据本公开的一些实施例的相邻子ADC的米样；
[0031 ]图28不出根据本公开的一些实施例的参考和相邻子ADC的米样;和
[0032]图29示出根据本公开的一些实施例，示例性片上uP与所述芯片的连接以与其余部 分进行通信。
【具体实施方式】
[0033] 理解模数转换器(ADC)
[0034]具有许多种类的ADC，每个旨在输出提供到ADC的模拟输入的数字表示。下面的段 落讨论几个这样的种类。
[0035] ADC的一个示例种类是逐次逼近寄存器模数转换器(SAR ADChSAR ADC通常用于 数据采集应用，特别是其中多个信道被数字化。图1示出根据本公开的一些实施例的示例性 逐次逼近ADC。在一个示例中，在断言⑶NVERTSTART命令时，取样与保持（SHA)置于保持模 式，以及除了设置为"1"的MSB，逐次逼近寄存器(SAR)的所有位都复位为"0"。SAR输出驱动 内部数模转换器(DAC)。如果DAC输出大于模拟输入，在SAR中的该位复位，否则它留下设置。 下一个最高有效位然后被设置为"1"。如果DAC输出大于模拟输入，在SAR中的该位复位，否 则它留下设置。该过程依次对于每个位重复。当所有的位已在适当时确定、测试、重置，SAR 的内容对应于模拟输入的值，以及转换完成。这些比特"试验"可以形成基于串行输出版本 SAR ADC的基础。除了这个的其他算法可用于产生模拟输入的数字表示。SARADC的精度可受 内部DAC的精度的影响。图2示出根据本公开的一些实施例，用于SAR ADC的示例性内部DAC。 示例性内部DAC(使用开关电容或电荷再分配技术所示)可确定SAR ADC的整体精度和线性。 即使采用精确光刻，电容器的匹配并不总是完美的，并且如果未被剪掉会降低SAR ADC的性 能。
[0036] ADC的另一个示例种类是流水线ADC，其通常归类为高速ADC(例如，具有高于5每秒 百万样本(MSPS)或甚至高于10MSPS的取样速率）。流水线型ADC通常用于视频、抽样无线电 应用、仪器仪表(数字示波器，数字频谱分析仪)等。流水线ADC具有在其子区域ADC中的起 源。图3示出根据本公开的一些实施例的示例性分级ADC。如由这个例子示出，分级ADC有两 个阶段:MSB子ADC(SADC)中N1位的"粗"转换，接着在LSB SADC中N2位的"精"转换。N1位"粗" 转换由N1位子DAC(SDAC)转换回成模拟信号，并从保持的模拟信号中减去，和放大以产生残 余信号。将残余信号然后施加到N2位SADC体。通常情况下，为了子区域架构满意地操作，N1 SADC和SDAC优于N位准确性(N=N1+N2)。残余信号偏移和增益经过调整，使其充满N2 SADC， 以避免遗漏码。在N2 SADC中的任何非线性或漂移也将引起失码，如果它超过1 LSB参考N 位。当阶段间校准不正确时，缺少的代码将出现在整个ADC转换函数。为了增加分级ADC的速 度，引入流水线ADC。图4示出根据本公开的一些实施例的两个流水线ADC。流水线ADC具有数 字校正的子区域结构，其中，所述两个阶段的每个操作二分之一的转换周期的数据，然后在 采样时钟的下个阶段之前将它的残余输出传递到下一个阶段。在顶端图(A)中，两个流水线 阶段使用阶段间跟踪和保持(T/H)，以提供阶段间增益，并给予每个阶段一定时间量，以在 其输入处理信号。当第一阶段转换完成时，阶段间T/H用作模拟延迟线-它被定时进入保持 模式。这允许内部SADC、SDAC和放大器的更多沉降时间，并且允许流水线变换器在比非流水 线版本高地多的总采样率进行操作。术语操作"流水线"指在任何给定的时钟周期一个阶段 处理之前阶段的数据的能力。在特定时钟周期的每个阶段结束时，给定阶段的输出被传递 到使用T/H功能的下一个阶段，新的数据被移入该阶段。在"流水线"中除了最后阶段的所有 的数字输出可以存储在适当数量的移位寄存器中，以便到达校正逻辑的数字数据对应于相 同的样本。在底部图（B)中，可替代架构，乘法DAC用于提供适量的阶段间增益以及减法功 能。在流水线ADC中，T/H放大器的时钟的阶段对于实现所需性能是重要的。本领域技术人员 可理解:流水线ADC具有许多不同的实现或设计。例如，一些流水线ADC使用闪存器作为构建 块，但一些ADC利用其它硬件架构用于各个ADC。闪存转换器利用平行比较器，每个工作在由 电阻梯形网络确定的略有不同的参考电压。
[0037]然而，ADC中另一种种类是2-AADC，其往往用于精密工业测量、话音频带和音频 应用空间。在A模数转换器中使用的概念是过采样、噪声整形、数字滤波和抽取。在传统 "奈奎斯特"操作的噪声频谱中，其中ADC输入信号落在dc和fs/2之间，并且量化噪声均匀扩 展在相同的带宽。过采样的过程(随后数字滤波和抽取)增加了奈奎斯特带宽(dc-fs/2的区 域）内的信噪比（SNR)。此外，当使用2-A调制器时，量化噪声可以成型，是的大多数发生在 关注的带宽之外，从而进一步增加 dc-fs/2区域中的SNR。图5示出根据本发明的一些实施例 的示例性△调制器。示例性调制器包括1位ADC(例如，比较器)和1位DAC(例如，开关）。虽 然有若干多位A ADC，使用单比特调制器的那些具有固有的优良差分线性的优点。调制 器的输出是1位数据流。该调制器可以通过充当信号的低通过滤器和量化噪声的高通过滤 器而实现噪声整形功能。虽然简单的一阶单位A ADC是固有线性和单调的（由于1位ADC 和1位DAC)，它并没有为高分辨率应用提供足够的噪声整形。增加调制器中积分器的数目 (类似于添加极点到过滤器)提供更多的噪声整形，而以更复杂的设计作为代价。图6表示根 据本发明的一些实施例的示例性二阶S-A调制器。除了示出体系结构，附图还示出噪声整 形特性相比于一阶调制器的改善。高阶调制器(大于第三阶)难以稳定并呈现显著的设计挑 战。
[0038]然而，ADC的另一个种类是时间交错ADC，其中ADC具有M多个子ADC(任何合适的体 系结构），其在整个系统采样率的1/M的采样率运行。结果急剧增大以增加整体ADC的采样 率。许多(低速)ADC可以时间交错的方式并行地在序列中运行，使用适当的计时以增加有效 组合的ADC采样速率。图7A示出具有两个子ADC的示例性时间交错ADC，以及图7B示出示出用 于图7A的示例性时间交错ADC的采样边缘的时序图。具体地，图7A示出具有两个子ADC(ADC_ 0和ADC_1)的时间交错ADC的示例，每个能产生每秒Y百万个样本(MS/s)。在一起时，使用图 7B所示的适当时钟，两个子ADC可以提供高达2*Y MS/s的整体采样率。适当的时钟可以由时 钟发生器（"clock gen"块)提供，以产生具有不同相位的时钟信号或选择信号qO和ql，以交 替地选择子ADC，用于将模拟输入信号转换成数字输出。返回参照图7A，两个子ADC(ADC_0和 ADC_1)交替（即，按照连续顺序或按照固定顺序)采样输入信号Vin，并分别产生相应的数字 输出(Douto和Douti)，然后将其通过数字组合（"dig combiner"块)合并，用于产生Y MS/s数字 输出Dcmt。在本示例中，子ADC根据固定的顺序操作[...ADC_0，ADC_1，ADC_0，ADC_1，ADC_0， ADC_1，...]操作，例如以循环方式。具有两个子ADC的时间交错ADC在本文被描述为用于理 解时间交错ADC的操作的示例，，并且不旨在限制本公开。具有多于两个子ADC的其它时间交 错ADC由本公开所设想。此外，具有三个或更多子ADC的时间交错ADC可以以固定顺序、随机 序列或伪随机序列进行操作。
[0039]两个或更多ADC可以根据随机序列或伪随机序列中，交错的时间采样模拟输入。在 这样的例子中，ADC可足够快构建，使得少至两个ADC可以采样随机序列中的模拟输入。在一 些实施例中，三个或多个ADC可以根据随机序列或伪随机序列时间交错地采样。在这样的例 子中，一个或多个所述三个或更多的ADC可以是"忙"的，而两个或更多个所述三个或更多的 ADC可以是"空闲"的（等待被选择/使用）。当进行下一次采样时，"空闲" ADC之一可随机选自 那些"空闲"的那些，以获取在伪随机序列中的下一个样本。
[0040] 然而，模数转换器的另一种类是多级ADC，包括多级模数转换器或者级联的多个 ADC。每个阶段通常包括ADC。阶段可以使用相同或不同的ADC架构来解决数字输出代码的不 同部分。通常情况下，第一模数转换级基于所述模拟输入解析最高有效位，并产生用于第二 (第一之后）模数转换级的输出。输出可以是表示模拟输入和由特定阶段产生的数字输出 (即，由第一阶段解析的最高有效位的值)之间的差的残余。第二模数转换级然后对残余信 号执行模数转换，以解析数字输出的进一步位。第二级可以生成多阶段ADC的随后级的进一 步残余信号。在一些情况下，逐次逼近寄存器ADC可被认为是一种多级ADC(例如，如果分段 设计被实现以使用简单的ADC解析最高有效位，和进一步位由SAR电荷分布架构解析）。残余 类型ADC(包括两步ADC、算法ADC和流水线ADC)也被认为是多级ADC。虽然算法ADC可重用单 个阶段，单个ADC重复使用的每个阶段可被认为是多级ADC的一个阶段。多级ADC的另一种形 式是多级噪声整形A-2(MASH)ADC，包括多个阶段的八-2模数转换器或其它类型的厶0〇 (例如，闪速ADC)和A - 5： ADC的组合。
[0041] 上述ADC结构并不意在限制本公开。对于本领域技术人员，其它结构是由本公开内 容设想。
[0042] ADC的错误和假象
[0043]尽管电路设计的目标是设计和制造完美的ADC，但产生ADC的电路往往不健全，或 者由于制造的限制没有完全按预期操作。有时该电路的行为也可以由于操作条件的变化偏 离预期或期望的行为，诸如温度和衬底的老化。这些偏差往往会导致ADC有不良的误差和假 象。对于SAR ADC，误差的一个常见原因是内部DAC的电容的不匹配。对于A-2ADC，误差源 包括偏移误差、增益误差和线性误差。对于流水线ADC，误差源包括比较器偏移误差、参考电 压的误差、馈送至级间T/H的时钟相位、热噪声、采样时钟抖动、电容失配、级间增益级误差、 增益级偏置、级间增益非线性、子ADC错误、子DAC错误，等。对于交错的ADC，各个子ADC的误 差源出现，以及子ADC在增益、偏移、定时、带宽之间的不匹配可以存在。
[0044] 具有ADC的片上微处理器的介绍
[0045]在传统的ADC中，专用和专门的模拟和/或数字电路片上或片外设置ADC，以测量、 补偿和/或纠正这些错误。在一些情况下，专用和专门的模拟或数字电路可以执行信号的 前/后处理。图8示出具有专用和专门模拟或数字处理电路的常规ADC芯片的示例性布局。可 以从示例性芯片区域看出，芯片800的布局具有ADC 802区域，用于校准（"cal"）和/或信号 的前/后处理的模拟/数字逻辑804区域，用于存储输出数字数据的可选存储器806,以及用 于产生时钟信号的时钟发生器808( "clock gen"）区域。提供这些专用和专门的模拟或数字 逻辑可以添加显著的复杂性和设计时间。此外，该电路是固定的，而没有相当可配置性。 [0046]图9示出根据本公开的一些实施例，具有片上微处理器的改进ADC芯片的示例性布 局。可以从说明性芯片区域看出，芯片900布局中具有ADC902区域，用于进行校准和/或信号 的前/后处理的模拟/数字逻辑904区，用于执行校准和/或信号的前/后处理的至少一些部 分的片上微处理器(uP)910,用于存储由UP 910可执行的数据和/或指令的存储器908,以及 用于产生时钟信号的时钟发生器906( "clock gen"）区域，。
[0047]在本公开的情况下，片上uP(例如，片上uP 910)-般包括可以执行处理单元或中 央处理单元的功能的电路。片上uP可以包括一个或多个算术逻辑单元(ALU)作为计算单元， 其可执行诸如加、减、乘、AND、OR、XOR等的操作。片上uP可以包含寄存器文件或某种形式的 存储器，用于存储状态，数据等。片上uP可以包括控制逻辑部分，其可以从存储器中检索指 令操作码，并启动由一个或多个ALU执行的操作顺序。片上uP可包括用于访问从芯片的其他 部分的数据和/或指令的接口，例如，如来自ADC的数据。片上uP也可包括用于在芯片的其它 部分中写入数据的接口。片上uP可包括ADC或任何专用电路可用于唤醒片上uP和/或触发片 上uP的特定功能的一个或多个中断。
[0048]提供片上uP的一个重要优点是uP优于常规ADC(例如，如在图8中所示）的灵活性。 另一个重要优点在于：片上uP具有一组计算单元，容易用于执行校准和/或前/后处理信号 的部分，使得片上UP高度适合于提供用于辅助ADC的数字功能。片上的uP可以比片外uP快得 多的方式与ADC进行通信。uP也可以使它容易地容纳体系结构，其中片上uP可以作为中央控 制器，用于数字控制芯片的各个部分(包括ADC和数字/模拟逻辑）。例如，uP可用于解决ADC 系统的故障机制(锁相环锁，超出范围条件等）。在一些实施例中，uP可以执行控制类功能， 其可以有利控制ADC的时钟/采样，以限制ADC(或任何合适系统）的杂散发射。
[0049] 片上微处理器的灵活性
[0050]不必依赖于专用和专用电路固定片上，片上uP可以被配置为执行任何适当的指 令，以执行期望的操作。这提供了能够提供一个芯片的技术优势，该芯片能适应具有不同需 求集的很多应用。一般而言，片上uP提供在和ADC本身的相同半导体基片上上。片上uP可以 提供不同程度的可配置性，而无需硅变化。在一些情况下，片上uP可以预先加载代码设计的 不同块，经设计用于不同应用，例如，非易失性存储器(NVM)、只读存储器(ROM)。保险丝可用 于提供由uP执行的所需代码块的选择，例如在送交制造之后，在芯片被交付给客户之前出 厂时，或在使用芯片之前的客户现场。一个或多个信号或引脚也可用于选择(一次或多次） 所需的代码块，以由uP执行。在一些实施例中，还可以提供接口，以允许该芯片的用户加载 一个或多个代码块到（易失性)存储器，以由uP执行。有效地，由uP执行用于辅助ADC的功能 可以改变或升级，而无硅变化。该优点可用于更新或改变所执行的校准算法，数字/模拟逻 辑的操作，和/或执行用于信号预处理/后处理的操作。片上uP的可配置性和与之配套的片 上存储器还允许不同的参数和/或变量按需求被设置/配置/更新，例如以适应不同的操作 条件、芯片的不同环境(随时间）和不同的应用需求。
[00511概括地说，到uP的接口可以允许ADC的特性或参数被改变。例如，到uP的接口可以 配置ADC以在不同的操作模式下运行(例如，测试模式、高功率模式、低功率模式、高性能模 式、低性能模式、高频模式、低频模式等）。到uP的接口也可以允许ADC的配置打开或关闭在 ADC内的某些信道，改变ADC的分辨率，调整ADC的动态范围等。此外，到uP的接口可以允许某 些功能，例如错误的日志记录，异常事件等，以及访问片上或片外存储器可以访问日志。在 一些情况下，到uP的接口可以允许用户选择一个或多个预设功能和/或参数，用于某些应 用。
[0052]校准技术是随着转换器分辨率继续增长较高和/或转换器速度继续增长更快而不 断变化的。例如，应用到6位或8位转换器的先前技术不太可能适用于12位、14位、16位、18位 (或多个)转换器。在此描述的一些校准功能可以解决不断增加的要求的问题，这可导致更 复杂或专门用于不同应用的校准功能。出于这个原因，具有灵活平台用于配置校准以满足 不同应用需求集合可能特别有利。例如，专门校准函数可以被选择性地施加以将性能推进 更高，这取决于应用。
[0053] 随着技术节点变得越来越小，迈向更加数字化的处理
[0054] 一般而言，许多传统架构使用专门的模拟硬件而不是使用片上uP实现校准功能， 或架构实现专门的数字硬件，而不是使用片上uP。在使用专门电路实现功能与使用片上uP 实施功能之间具有一些权衡。在一个例子中，专用电路可以更快，并比片上UP功耗更低。在 另一示例中，专用电路会比提供片上UP占用芯片校少面积。在又一示例中，专用电路是固定 的，远不如由片