一种基于可编程延时芯片的等效采样电路及采样方法

文档序号:10491779阅读:545来源:国知局
一种基于可编程延时芯片的等效采样电路及采样方法
【专利摘要】本发明涉及电子技术领域,特别涉及一种基于可编程延时芯片的等效采样电路,包括依次连接的信号产生模块U1、延时模块U2、采样门电路模块U3和分别与所述信号产生模块U1和延时模块U2相连的控制模块U4。该采样电路基于等效时间采样原理展宽高速周期信号,采用可编程延时芯片、电平转换芯片、高稳晶振和现场可编程逻辑阵列FPGA搭建等效采样所需的精密延时步进系统,可同时满足宽动态调节范围和精密延时的功能,最小延时步长10ps,总延时理论上可达到无限长。该技术可广泛应用到顺序等效采样系统中。
【专利说明】
-种基于可编程延时巧片的等效采样电路及采样方法
技术领域
[0001] 本发明设及电子技术领域,特别设及一种基于可编程延时忍片的等效采样电路及 采样方法。
【背景技术】
[0002] 对于周期性或者可重复的在时间上出现很短或在频率域频率很高的信号,采用较 慢的采样频率在信号每一个周期上或者每隔整数周期上取出一个样本点,由取出的所有样 本点重新组成一个信号,新组成的复现信号的形状与原来的信号形状相似,并且在时间刻 度上比原信号增长了若干倍。按照一定的规律将运些样本点重组起来,就可W恢复原波形, 从而实现利用较低的实时采样速率获取较高等效采样速率。运种取样叫做等效时间取样 (也称为变换取样)。
[0003] 有两种等效时间采样的方法:随机等效采样和顺序等效采样。随机等效采样时, ADC在固定采样率(周期T)下连续工作。顺序等效采样时,每一次触发就启动一次采样,得到 一个采样值,运个值就对应着被采样信号在一个周期内某一点的幅度值,采集的样本点相 对于被采样信号在时间位置上可W是步进,步退,差额。步进延时信号产生电路广泛应用于 顺序等效采样系统中。
[0004] 目前,有两大类产生步进延时信号的方法:快慢斜波比较法和可编程延时忍片产 生方法。快慢斜波比较法精度较高可达到lOps,但是总延时过小,一般在IOns量级;可编程 延时忍片产生方法,最小延时步长精度较高也可W达到lOps,稳定性相较于快慢斜波比较 法要高很多,为了增加可编程延时忍片的总延时一般选择多片忍片级联的方式,增加了系 统的复杂性。
[0005] 现有的步进延时信号产生方法一般采用可编程延时忍片,大多无法在保证延时精 度的同时拓展总延时,或者系统成本过高。如申请号200910241534.2的专利申请"可动态校 准的高精度步进延迟产生方法",利用了可编程延时忍片SY89297U实现延时。如申请号为 200910214528.8的专利申请"一种可编程步进延时时基和采样系统",利用了 5片细延时忍 片MC100EP195进行级联,已达到拓展总延时的目的。如申请号为201410001964.8的专利申 请"基于延时信号的顺序采样电路及采样方法',利用了细延时忍片MC100EP195和可编程延 时线DS112:3L进行级联,已达到拓展总延时的目的,但成本较高。

【发明内容】

[0006] 本发明的目的是提供一种细延时最小延时步长lOps,总延时理论可W无限长的基 于延时信号的顺序等效采样电路及采样方法,采用粗、细延时结合的方法,结合了细延时的 延时步长小、粗延时的延时范围大的特点,具有成本低廉、架构简单易于实现、延时步长小、 总延时可W无限长的特点,可W应用在等效采样系统中,解决了不能方便的兼顾最小延时 步长和总延时的难题。
[0007] 为实现上述目的,本发明采用的技术方案是:一种基于可编程延时忍片的等效采 样电路,包括依次连接的信号产生模块Ul、延时模块U2、采样口电路模块U3和分别与所述信 号产生模块Ul和延时模块U2相连的控制模块U4。
[0008] 进一步地,所述延时模块U2包括粗延时单元Pl、电平转换单元P2和细延时单元P3; 所述粗延时单元Pl对输入信号进行粗延时,所述细延时单元P3对粗延时之后的信号进行细 延时,所述电平转换单元P2将所述粗延时单元Pl输出信号转换为所述细延时单元P3所需的 电平并输出至所述细延时单元P3,将所述细延时单元P3的输出信号转换为所述采样口电路 模块U3所需的电平并输出至所述采样口电路模块U3。
[0009] 进一步地,所述控制模块U4采用型号为5CSXFC抓6F31C8肥S的FPGA控制所述粗延 时单元Pl和细延时单元P3的延时过程。
[0010]进一步地,所述粗延时单元Pl采用外部高稳晶振配合所述FPGA内部计数器与触发 器对输入信号进行粗延时;所述细延时单元P3采用MC100EP195忍片,对所述粗延时之后的 信号进行细延时;所述电平转换单元P2采用电平转换忍片MC10EPT20和电平转换忍片 MC100EPT21,所述电平转换忍片MC10EPT20将所述粗延时单元Pl输出的CMOS电平转换为差 分LVPE化电平并输出至所述细延时单元P3,所述电平转换忍片MC100EPT21将所述细延时单 元P3输出的LVPE化电平转换为COMS电平并输出至所述采样口电路模块U3。
[0011] 进一步地,所述信号产生模块Ul采用高稳晶振产生触发脉冲。
[0012] 更进一步地,所述采样口电路模块U3采用四管平衡采样口电路对高频信号采样。
[0013] -种基于可编程延时忍片的等效采样方法,包括W下步骤:
[0014] SI.确定延时参数;
[001引 S11.确定总延时:T = NlTm+N2Tn;其中T为总延时,Tm粗延时步长,Tn为细延时步长, 化粗延时计数,化细节延时计数;
[0016] S12.确定粗延时的延时步长Tm为晶振周期整数倍,根据总延时T、粗延时的延时步 长Tm、细延时的最小延时步长确定细延时的延时步长Tn,根据T、Tm、Tn确定化、化,即可得到粗 延时、细延时的具体计数方法;
[0017] S13.根据总延时、粗延时的计数方法、细延时的延时步长确定和7^2胃;
[0018] S2.产生一个稳定的周期性信号;
[0019] S3.根据信号延时要求对周期性信号进行延时。
[0020] 更进一步地,所述细延时的延时量与所述粗延时步长相等。
[0021] 该采样电路包括延时步进系统和采样口电路,信号产生模块Ul利用高稳晶振产生 触发脉冲。延时模块肥包括粗延时单元Pl、电平转换单元P2、细延时单元P3,粗延时单元Pl 采用外部高稳晶振配合FPGA内部计数器与触发器对输入信号进行粗延时;细延时单元P3采 用一片化semi公司的MC100EP195忍片,用于对粗延时之后的信号进行细延时;电平转换单 元P2用于将粗延时单元的输出信号转换为细延时单元P3需要的电平并输出至细延时单元 P3,将细延时单元P3的输出信号转换为后续采样口电路所需要的电平并输出至采样口电路 模块U3。采样口电路模块U3利用四管平衡采样口电路对高频信号采样。控制模块U4利用 FPGA控制粗延时和细延时部分具体的延时过程。粗延时单元Pl采用外部高稳晶振配合配合 FPGA内部计数器与触发器对输入信号进行粗延时;电平转换单元P2采用化semi公司的电平 转换忍片MC10EPT20将粗延时单元Pl输出的CMOS电平转换为差分LVPE化电平并输出至细延 时单元P3;采用化semi公司的电平转换忍片MC100EPT21将细延时单元P3输出的LVPE化电平 转换为COMS电平并输出至采样口电路模块U3。控制单元采用型号为5CSXFC抓6F31C8肥S的 FPGAo
[0022] 该采样电路仅采用FPGA+细延时忍片,实现了无限时间长度的精确延时,FPGA同时 作为延时和控制逻辑单元。
[0023] 本发明的有益效果:
[0024] 1、采用FPGA+可编程延时忍片的基本结构,充分利用FPGA的资源,粗细延时级联实 现大范围、高精度的延时信号输出,设计简单,性价比高。
[0025] 2、利用FPGA实现粗延时部分,大大降低了系统设计的复杂度,并且理论上可W做 到无限长时间的延时。
[00%] 3、本采样电路的细延时部分采用化semi公司的MC100EP195,该忍片具有溫度补偿 功能,相较于其他可编程延时忍片具有很小的抖动和积分非线性。
[0027] 4、本采样电路的电平转换单元采用化semi公司的电平转换忍片MC10EPT20将粗延 时单元输出的CMOS电平转换为差分LVPECL电平;采用Onsemi公司的电平转换忍片 MC100EPT21将细延时单元输出的LVPE化电平转换为COMS电平。设计过程思路简单清晰,布 局布线充分考虑信号完整性,降低信号崎变,保证信号质量。
[0028] 5、粗延时单元最小延时步长10ns,能产生IOns任意整数倍的延时步长,细延时单 元最小延时步长IOps,能产生IOps整数倍的延时步长。粗细延时级联可W实现无限长时间 的延时。同时既可W对信号进行顺序延时输出又可W对信号进行指定延时输出。
[0029] 6、采用FPGA对整个系统进行控制,易于调试和拓展。
[0030] 7、采用四管平衡采样口电路对高频信号采样,电路简单易于实现。
【附图说明】
[0031] 图1:本发明的一个实施方式的原理图;
[0032] 图2:本发明的一个实施方式的延时模块框图;
[0033] 图3:本发明的一个实施方式的基于延时信号的顺序等效采样方法原理图;
[0034] 图4:本发明的一个实施方式的FPGA时序控制流程图。
【具体实施方式】
[0035] 下面结合附图对本发明的实施方式进行详细描述,本实施方式用于基于等效时间 采样原理展宽高速周期信号的等效采样系统中,产生高精度大量程的步进延时信号,实现 具体的采样电路。
[0036] 如图1所示,本实施方式采用的技术方案如下:
[0037] -种基于可编程延时忍片的等效采样电路,包括依次连接的信号产生模块U1、延 时模块U2、采样口电路模块U3和分别与所述信号产生模块Ul和延时模块U2相连的控制模块 U4。
[0038] 如上述采样电路所述的延时模块U2包括粗延时单元PU电平转换单元P2和细延时 单元P3;所述粗延时单元Pl对输入信号进行粗延时,所述细延时单元P3对粗延时之后的信 号进行细延时,所述电平转换单元P2将所述粗延时单元Pl输出信号转换为所述细延时单元 P3所需的电平并输出至所述细延时单元P3,将所述细延时单元P3的输出信号转换为所述采 样口电路模块U3所需的电平并输出至所述采样口电路模块U3。控制模块U4采用型号为 5CSXFC抓6F31C8肥S的FPGA控制所述粗延时单元Pl和细延时单元P3的延时过程。粗延时单 元Pl采用外部高稳晶振配合所述FPGA内部计数器与触发器对输入信号进行粗延时;所述细 延时单元P3采用MC100EP195忍片,对所述粗延时之后的信号进行细延时;所述电平转换单 元P2采用电平转换忍片MC10EPT20和电平转换忍片MC100EPT21,所述电平转换忍片 MC10EPT20将所述粗延时单元Pl输出的CMOS电平转换为差分LVPE化电平并输出至所述细延 时单元P3,所述电平转换忍片MC100EPT21将所述细延时单元P3输出的LV阳化电平转换为 COMS电平并输出至所述采样口电路模块U3。信号产生模块Ul采用高稳晶振产生触发脉冲。 采样口电路模块U3采用四管平衡采样口电路对高频信号采样。
[0039] 控制模块U4采用了ALTERA公司的切C1 one V系列FPGA中的5CSXFC抓6F31C8肥S控 制单元的主要作用有:通过FPGA的逻辑功能对粗延时单元Pl、细延时单元P3进行延时步长 的调节、控制。通过FPGA内部逻辑资源实现延时调节信号输出,并控制输出信号之间的时 序,保证各延时单元工作正常。
[0040] 如图2所示,延时模块U2包括粗延时单元PU电平转换单元P2、细延时单元P3。粗延 时单元采用外部高稳晶振配合FPGA内部计数器与触发器对输入信号进行粗延时;粗延时最 小延时步长为一个高稳晶振的时钟周期10ns,总延时可W为IOns的任意整数倍,理论上可 W达到无穷长延时。电平转换单元P2采用化semi公司的电平转换忍片MC10EPT20将粗延时 单元Pl输出的CMOS电平转换为差分LVPECL电平并输出至细延时单元P3;采用化semi公司的 电平转换忍片MC100EPT21将细延时单元输出的LVPE化电平转换为COMS电平并输出至采样 口电路模块U3。细延时单元采用一片化semi公司的MC100EP195忍片,用于对粗延时之后的 信号进行细延时,细延时最小延时步长IOps,总延时IOO(K)PS,延时1000步。
[0041] 将信号产生模块Ul输出信号引入到FPGA内部,利用FPGA内部丰富的逻辑资源实现 粗延时的同时注意走线和去抖动设计,使输出信号抖动远小于细延时最小步长。
[0042] 控制模块U2对延时模块U2的延时步长和总延时进行控制,可W实现细延时最小步 长为lOps,总延时可W任意设置的的延时功能。
[0043] 采用粗延时、细延时相结合的方法,细延时单元最大延时范围设定为 1000化S 10ns,粗延时单元Pl的粗延时最小延时步长为10ns。因此,粗细延时之间可实现量 程衔接。同时粗延时单元PU细延时单元P3的延时步长和总延时可W调节,粗延时单元Pl最 小延时步长IOns,能产生IOns任意整数倍的粗延时步长,细延时单元P3最小延时步长IOps, 能产生IOps倍数的延时步长。
[0044] 细延时单元P3可W通过控制模块U4进行调节,可W实现10ps,2化s,30ps等。粗延 时的总延时可W通过FPGA内部的计数器和触发器进行拓展,更大的计数实现更长的延时。
[0045] 延时模块中的电平转换单元P2采用了化semi公司的MC10EPT20和MC100EPT21,典 型RMS Random Clock Jitter为Ips。该模块附加在延时信号上的随机抖动可W忽略不计, 最大程度保证了延时信号的质量。
[0046] 第一个电平转换单元输出信号电平为差分信号LVPE化,相对于其它差分电平,差 分LVPE化电平具有最快的速度,可W降低信号的抖动。第二个电平转换单元输出信号电平 为COMS电平,便于后续电路的兼容处理。
[0047] 图3给出的是基于延时信号的顺序等效采样方法,通过步进延时采样时钟信号对 待采信号进行采样,最后得到了在时域展宽的信号,如果将采样到的信号在时域上进行压 缩,那么压缩后的信号性质和待采样信号是相同的。
[0048] 本实施方式包括信号产生、粗细延时调节、实际采样等步骤:
[0049] 信号产生模块Ul通过外部的高稳晶振产生,接入FPGA内部。
[0050] 信号产生后,利用FPGA内部丰富的逻辑资源实现粗延时的同时注意走线和去抖动 设计。
[0051 ] 经过FPGA粗延时的信号输出电平为CMOS电平。COMS电平进入到电平转换忍片 MC10EPT20中,经过电平转换输出差分LV阳化电平并进入到细延时忍片MC100EP195中,输出 差分LVPE化电平进入电平转换忍片MC100EPT21输出为COMS电平并输出至采样口电路模块, 由四管平衡采样口电路对高频信号采样。
[0052]如图4所示,本实施方式基于可编程延时忍片的等效采样方法,包括W下步骤: [0化3] SI.确定延时参数;
[0054] Sl 1 .确定总延时:T =化Tm+N2Tn ;其中T为总延时,和粗延时步长,和为细延时步长, 化粗延时计数,化细节延时计数;
[0055] S12.确定粗延时的延时步长Tm为晶振周期整数倍,根据总延时T、粗延时的延时步 长Tm、细延时的最小延时步长确定细延时的延时步长Tn,根据T、Tm、Tn确定化、化,即可得到粗 延时、细延时的具体计数方法;
[0化6] S13.根据总延时、粗延时的计数方法、细延时的延时步长确定兴lm"和W?^ ;
[0化7] S2.产生一个稳定的周期性信号;
[005引 S3.根据信号延时要求对周期性信号进行延时。
[0059] 如上所述的采样方法所述的细延时的延时量与所述粗延时步长相等。
[0060] 粗细延时调节主要通过控制模块U4来完成。W细延时的延时步长IOps为例,此时, 细延时的延时步长等于细延时的最小延时步长,细延时1000步,1000 X IOps = 10ns,粗延时 的延时步长IOns假设进行100步粗延时。
[0061 ] FPGA对延时模块的控制流程如图4所示。具体的控制过程:
[0062] 1、上电,确定延时模块的细延时的延时步长、粗延时的延时步长和总延时。
[0063] 2、控制粗、细延时单元延时,起始时,粗延时0ns,细延时的延时步长为IOps,细延 时1000步,如果细延时到达1000步,则进行一次粗延时,否则继续细延时,粗延时的延时步 长 10ns。
[0064] 3、每次进行粗延时时,确认粗延时是否达到了 100步,如果达到,则停止延时,直至 下次延时开始,如果没有达到,则继续进行延时。
[0065] 4、通过粗、细延时相互结合,实现了细延时步长lOps,进行100次粗延时。总延时可 W通过FPGA的计数器和触发器进行设置,理论上可W做到无限长。细延时的延时步长也可 W通过FPGA的控制实现,细延时的延时步长WlOps的整数倍增加。
[0066] 本实施方式基于等效时间采样原理展宽高速周期信号,采用可编程延时忍片、电 平转换忍片、高稳晶振和现场可编程逻辑阵列FPGA搭建等效采样所需的精密延时步进系 统。利用四管平衡采样口电路对高频信号采样。利用高稳晶振产生触发脉冲,触发脉冲与 FPGA内部的计数器及D触发器产生晶振周期整数倍延时,再利用可编程延时忍片完成0至晶 振周期的细延时。利用有源晶振+可编程延时忍片的延时方案,同时满足宽动态调节范围和 精密延时的功能,最小延时步长lOps,总延时理论上可达到无限长。该技术可广泛应用到顺 序等效采样系统中。
[0067] 应当理解的是,本说明书未详细阐述的部分均属于现有技术。
[0068] 虽然W上描述了本发明的【具体实施方式】,但是本领域技术人员应当理解,运些仅 是举例说明,可W对运些实施方式做出多种修改或变形,,而不背离本发明的原理和实质。 本发明的范围仅由所附权利要求书限定。
【主权项】
1. 一种基于可编程延时忍片的等效采样电路,其特征在于:包括依次连接的信号产生 模块化1)、延时模块(U2)、采样口电路模块化3)和分别与所述信号产生模块化1)和延时模 块化2)相连的控制模块化4)。2. 如权利要求1所述的基于可编程延时忍片的等效采样电路,其特征在于:所述延时模 块(U2)包括粗延时单元(P1)、电平转换单元(P2)和细延时单元(P3);所述粗延时单元(P1) 对输入信号进行粗延时,所述细延时单元(P3)对粗延时之后的信号进行细延时,所述电平 转换单元(P2)将所述粗延时单元(P1)输出信号转换为所述细延时单元(P3)所需的电平并 输出至所述细延时单元(P3),将所述细延时单元(P3)的输出信号转换为所述采样口电路模 块化3)所需的电平并输出至所述采样口电路模块化3)。3. 如权利要求2所述的基于可编程延时忍片的等效采样电路,其特征在于:所述控制模 块化4)采用型号为5CSXFC6D6F31C8NES的FPGA控制所述粗延时单元(P1)和细延时单元(P3) 的延时过程。4. 如权利要求3所述的基于可编程延时忍片的等效采样电路,其特征在于:所述粗延时 单元(P1)采用外部高稳晶振配合所述FPGA内部计数器与触发器对输入信号进行粗延时;所 述细延时单元(P3)采用MC100EP195忍片,对所述粗延时之后的信号进行细延时;所述电平 转换单元(P2)采用电平转换忍片MC10EPT20和电平转换忍片MC100EPT21,所述电平转换忍 片MC10EPT20将所述粗延时单元(P1)输出的CMOS电平转换为差分LVPE化电平并输出至所述 细延时单元(P3),所述电平转换忍片MC100EPT21将所述细延时单元(P3)输出的LVPE化电平 转换为C0MS电平并输出至所述采样口电路模块化3)。5. 如权利要求1所述的基于可编程延时忍片的等效采样电路,其特征在于:所述信号产 生模块化1)采用高稳晶振产生触发脉冲。6. 如权利要求1所述的基于可编程延时忍片的等效采样电路,其特征在于:所述采样口 电路模块化3)采用四管平衡采样口电路对高频信号采样。7. -种基于可编程延时忍片的等效采样方法,其特征在于,包括W下步骤:51. 确定延时参数; S11 .确定总延时:T = NlTm+N2Tn ;其中T为总延时,Tm粗延时步长,τη为细延时步长,Nl粗延 时计数,化细节延时计数; S12.确定粗延时的延时步长Tm为晶振周期整数倍,根据总延时T、粗延时的延时步长Tm、 细延时的最小延时步长确定细延时的延时步长Tn,根据T、Tm、Tn确定Nl、化,即可得到粗延时、 细延时的具体计数方法; S13 .根据总延时、粗延时的计数方法、细延时的延时步长确定和^2 ; max. iiiiix52. 产生一个稳定的周期性信号;53. 根据信号延时要求对周期性信号进行延时。8. 根据权利要求7所述基于可编程延时忍片的等效采样方法,其特征在于:所述细延时 的延时量与所述粗延时步长相等。
【文档编号】H03M1/12GK105846823SQ201610160711
【公开日】2016年8月10日
【申请日】2016年3月21日
【发明人】周立青, 刘宇航, 李德识, 吴建斌, 陈小桥, 王 琦, 陈隆, 项进喜
【申请人】武汉大学
网友询问留言 已有1条留言
  • 访客 来自[中国] 2021年11月09日 21:02
    你好,有联系方式吗?
    0
1