具有受控误差校准的模数转换器的制造方法
【专利摘要】一种将模拟输入电压信号Vin转换成数字输出值Dout的流水线模拟-数字转换器(ADC)。ADC具有包括第一校准级的级序列，所述第一校准级包括：(1)ADC子模块，其接收Vin，并基于Vin提供ADC子模块数字输出值，(2)DAC子模块，其接收所述ADC子模块数字输出值，并输出对应的模拟电压信号VDAC，(3)第一取差模块，根据Vin和VDAC之间的差生成模拟残差电压信号，和(4)人工噪声插入模块，将模拟人工噪声电压信号插入到所述残差电压信号中，以生成模拟组合电压信号。所述模拟组合电压信号用于校准第一校准级。所述人工噪声插入模块基于对应残差电压信号的极性产生所述人工噪声电压信号的极性。
【专利说明】具有受控误差校准的模数转换器
[0001]发明背景
[0002]本发明一般涉及数模转换器(ADC)，并且更具体地涉及流水线ADC中的增益误差校准。
[0003]ADC将模拟输入电压信号的幅度转换为对应的数字输出值，用于由数字电路处理。一种最简单的常规ADC是闪速或直接转换ADC。闪速ADC使用比较器的线性阵列以比较输入电压和一系列基准电压值-常规地使用电压梯产生-并基于比较结果产生数字值。闪速ADC是一种最快的ADC。然而，增加闪速ADC的输出精度成指数地增加了所需的比较器数量，并因此极大增加了闪速ADC的生产和使用成本。结果，已经开发出成本较低的其他类型的ADC0 一种该类型的ADC是流水线ADC，其也被称为子区间量化器。
[0004]流水线ADC包括级的连接系列。通过所述级的流水线允许较高吞吐率，但是产生一些数据延迟。每个级都产生对应于数字输出值的一部分的数字值。此外，每个级(除了最终级之外)向下一级提供模拟残差信号_，所述残差信号表示如下之间的差:(a)由级从上游接收的模拟信号，和(b)对应于由所述级产生的数字输出值的部分的模拟信号。通过时间对准和误差校正电路处理由不同级(包括最后级)所产生的数字值，以产生表示施加到流水线ADC的原始模拟输入信号的数字输出值。因为每个模拟样本由不同的级在不同时间进行处理，因此执行时间对准。
[0005]图1是常规流水线ADC100的简化示意图，其接收模拟输入信号Vin，并产生表示模拟输入信号Vin的幅度的数字输出信号D 该ADC 100包括N个级101 (I)-101 (N)。每个级101 (除了最后级1l(N))以基本相同的方式进行操作。
[0006]第一级101 (I)接收模拟输入信号Vin作为输入1la(I)，并输出:(a)第一数字值D1经由数据路径103a(I)到求和模块102 ;和(b)模拟剩余信号1lb(I)到第二级101(2)。该第一输出值01表示数字输出值D _的一个或多个最高有效位。连续级输出表示逐步降低的有效位的数字值D1，最后级1l(N)输出表示一个或多个最低有效位的第N个数字值Dno求和模块102存储、关联、并求和由N个级101提供的N个数字值D1-Dn,以通过输出路径102a提供数字输出值Dciutt3
[0007]一般地，级101⑴(其中，i是从I至N-1的整数)接收模拟输入信号1la⑴，其被提供给采样和保持(S&H)模块104。S&H模块104间歇地采样并保持信号1la (i)，并将所保持的输出信号104a提供至ADC子模块103和取差模块105。ADC子模块103可以是低分辨率闪速ADC设备，例如，3位闪速ADC。该ADC子模块103通过数据路径103a (i)将数字输出值04俞出到求和模块102和DAC子模块106。
[0008]DAC子模块106将数据路径103a的数字输出值D1R换成模拟信号，用于提供作为至取差模块105的信号106a。该取差模块105从保持的输入信号104a中减去模拟信号106a，并产生对应的剩余信号105a。剩余信号105a被提供到放大器107，该放大器107以增益G倍增剩余信号105a，以生成残差信号1lb (i)，该残差信号1lb (i)被提供给下一级101(i+l)，作为该下一级101(i+l)的输入1la(i+1)。因此，输入信号1la(N)例如对应于输出信号1lb (N-1)。最后级1l(N)不输出残差信号，并且除了 S&H模块104和ADC子模块103之外不需要任何组件。
[0009]常规的流水线ADC还可以包括校准电路，以抵消可通过例如电容器失配、有限的运算放大器增益以及环境变化造成的增益误差。在后台中执行校准使得校正动态地解决变化，而不中断模拟-数字转换。
[0010]—种常规的校准方法被称为基于相关性(correlat1n-based)的后台校准。该方法涉及向级的剩余信号加入已知的类似随机噪声样本，随后所述噪声样本与剩余信号一起由级中的放大器放大，并通过以下级(后端ADC)进行处理。可以通过输出随机或伪随机数的随机数发生器产生类似随机样本。因为类似随机样本的值是已知的，因此(a)它们可以精确地从ADC的输出信号中提取；和(b)可以分析增益误差对样本的影响以确定ADC的增益误差参数。
[0011]图2是包括后台校准电路的常规流水线ADC 200的简化示意图。类似标记但具有不同前缀的ADC 200的组件-除非另有说明-基本上和图1的ADC 100的对应组件相同。通常情况下，只有前几个级201包括校准电路。后台校准通常以相反的顺序执行，因此，如果例如级201 (1)-201 (3)包括校准电路，则第三级201 (3)被首先校准，然后第二级201 (2)被校准，并然后第一级201 (I)被校准。
[0012]包括校准电路的每个级201包括随机数(RN)发生器208，校准DAC 209和取差模块210。此外，求和和校准模块202包括用于抵消由校准电路插入的人工噪声信号的附加电路(未示出)。RN发生器208产生平均(均)值是零的数字值的类似随机序列。这些数字值经由信号路径208a被提供给校准DAC 209并被转换为模拟信号，该模拟信号接下来经由信号路径209a被提供到取差模块210。取差模块210从剩余信号205a中减去人工噪声信号209a以产生模拟信号210a，该模拟信号210a接下来提供给放大器207。放大器207通过增益因子G放大该模拟信号210a，并将残差信号201b (i)输出至下一个级201 (i+1)。随后通过求和和校准模块202对由RN发生器208和DAC 209插入的类似随机噪声进行分析，以估计放大器207的增益误差。
[0013]常规的基于相关性的后台校准对于收敛误差参数值是缓慢的，有时需要上百万的时钟周期以充分收敛。一些更快的系统利用附加的硬件并仍然需要成千上万的时钟周期以充分收敛。
【附图说明】
[0014]从以下详细的描述、所附的权利要求书、和附图，本发明的其他方面、特征和优点将变得更完全明显，在附图中，类似的参考标号标识相似或相同的元件。注意，图中的元件不按比例绘制。
[0015]图1是常规流水线ADC的简化示意图；
[0016]图2是包括增益误差后台校准电路的常规流水线ADC的简化示意图；
[0017]图3是根据本发明的实施例的具有增益误差后台校准的流水线ADC的简化示意图；
[0018]图4是图3的ADC子模块的简化示意图；
[0019]图5是在图3的ADC中的Vin和in-VDAC)之间的关系的示例图；
[0020]图6是由图3的ADC中的级处理的8个样本的各个信号的示例性值的表；
[0021]图7是图3的流水线ADC的一个实施方式的简化示意图，其中第二级还包括校准电路；
[0022]图8是图7的校准和求和模块的一个实施方式的简化示意图；以及
[0023]图9是图8的每个校准电路的示例性实施方式的简化示意图。
【具体实施方式】
[0024]本发明的详细示例性实施例在此公开。但是，在此公开的具体结构和功能性细节仅仅是代表用于描述本发明的示例实施例。本发明的实施例可体现为许多可替代形式，并且不应被解释为限制于仅仅在此阐述的实施例。此外，在此使用的术语仅用于描述具体实施例，并不意在限制本发明的示例实施例。
[0025]如在此所用，单数形式“一”、“一个”和“该”也意图包括复数形式，除非上下文清楚地另外指明。进一步应理解，术语“包括”、“正包括”、“具有”、“正具有”、“包含”和/或“正包含”指定陈述的特征、步骤或组件的存在，但不排除存在或添加一个或多个其它特征、步骤或者组件。还应当注意，在一些替代实施方式中，所述功能/动作可以图中指出的顺序之外的顺序发生。
[0026]图3是根据本发明实施例的具有后台校准的流水线ADC 300的简化示意图。类似标记但使用不同前缀的ADC 200的组件-除非另有说明-基本上和图2的ADC 200的对应元件相同。
[0027]该ADC 300包括N个级301 (I)-301 (N)。注意，除非另有说明，使用括号后缀以识别图中元件意图作为标识对应级的速写。例如，ADC子模块303 (I)指级301(1)的ADC子模块303。
[0028]ADC 300的模-数转换的工作基本上与图1的ADC100和图2的ADC 200相同。与图2的ADC 200的校准电路相比，ADC 300的校准电路包括附加电路并使用不同的逻辑。并非提供简单的零平均类似随机序列，图3的RN发生器308提供受控的零平均类似随机序列，其值依赖于随机数发生器和模拟残差信号的极性两者。如上所述，类似随机值被用于插入人工噪声，该人工噪声随后在校准和求和模块302中被分析并被去除。下面进一步详细说明ADC 300的操作。
[0029]级301(1)是ADC 300的一个或多个校准级中的一个。如上所述，在常规操作中，如果多个级被校准，则它们依次以相反的顺序被校准。级301 (I)包括3册模块304(1)、ADC子模块303(1)、DAC子模块306(1)、取差模块305和310、比较器模块311、编码器312、RN发生器308、校准DAC 309(1)和放大器307 (I)。
[0030]级301 (I)经由输入301a⑴接收模拟电压Vin，其由S&H模块304 (I)采样并保持。对于采样周期的持续期间，S&H模块304(1)将该保持的电压信号304a(I)提供至:(a)ADC子模块303(1)，(b)取差模块305，和(c)比较器模块311。
[0031]图4是图3的ADC子模块303⑴的简化示意图。该ADC子模块303⑴包括两个比较器401 (I) -401 (2)和编码器402，使得级301 (I)的分辨率为1.5位。两个比较器401将Vin (由保持信号304a(I)表示)与在相应输入401a(I)和401a(2)上的两个电压:-Vref/4和Vraf/4进行比较，其中，Vraf是表示最大预期输入电压Vin的基准电压。基于比较器401的输出，编码器402经由路径303a⑴输出编码的2位值01至:(a)图3的DAC子模块306 (I)；和(b)图A的校准和求和模块302。ADC子模块303 (I)进一步经由路径303b (I)将其比较器401的原始输出输出到图3的编码器312。
[0032]DAC子模块306(1)将数字值D1转换为模拟电压，该模拟电压经由信号306a(l)输出到取差模块305。取差模块305从保持信号304a(I)减去被称为VDAe的信号306a(I)。
[0033]比较器模块311包括三个比较器(未示出)。注意:比较器模块311中的比较器c的数量通过以下等式涉及到ADC子模块303 (I)的分辨率^(: = 2~&+0.5)-1。比较器模块311的三个比较器将Vin (如由保持信号304a (I)表示): (a)-Vref/2 ； (b) O ;和(c)Vref/2进行比较。比较器模块311的比较器的原始输出经由数据路径311a被提供给编码器312。编码器312使用输入311a和303b (I)，以确定Vin_VDAe的极性，其相当于信号305a的极性。编码器312经由数据路径312a输出所确定的极性，其被提供给RN发生器308。在一个实施方式中，负极性被编码为0，以及正极性被编码为I。
[0034]图5是图3的ADC300中的Vin和GjW in-VDAC)之间的关系的示例性图500，其中，匕是放大器307(1)的增益，附加了信息来说明信号305a(相当于Vin-VDAC)的极性和由ADC子模块303(1)和比较器模块311所使用的比较电压之间的关系。具体是:
[0035](a)如果Vin< -V ref/2，则信号305a的极性是负的，
[0036](b)如果 _Vref/2 < Vin< -V ref/4，则信号 305a 的极性是正的，
[0037](c)如果-Vref/4 < Vin< 0，则信号305a的极性是负的，
[0038](d)如果O < Vin< V ref/4，则信号305a的极性是正的，
[0039](e)如果Vref/4 < Vin< V ref/2，则信号305a的极性为负的，以及
[0040](f)如果Vraf/2 < Vin,则信号305a的极性是正的。
[0041]注意:在图500中，数据路径311a和303b(l)上的值的求和是温度计码之和，其以温度计码示出输出正输出的比较器的总数。如图所示，从00000到11111的顺序温度计码对应于以上范围(a)-(f.)。
[0042]RN发生器308以级301的操作频率的一半产生随机或伪随机位R[n]。R[n]的每个值表示由信号308a和312a编码的极性的乘积所期望的2周期极性序列，并被用于确定数据路径308a上编码的极性。具体来说，(a)若R[n]对于2周期期间是0，则乘积308a女312a对于两个周期的极性应为正并然后为负，及(b)若R[n]对于2周期期间为1，则乘积308a女312a对于两个周期的极性应该为负并然后为正。注意:在可替代实施例中，顺序可颠倒，其中若R[n]是0，则极性为负并然后为正，并如果R[n]是1，则极性为正并然后为负。数据路径308a上的值然后被选择，使得实现所期望的极性。因此，对于特定采样的输入电
SVin:
[0043](a)如果308a * 312a的所期望极性是正的以及数据路径312a上的值是正的，则数据路径308a上的值将是正的，
[0044](b)如果308a * 312a的所期望极性是正的以及数据路径312a上的值是负的，则数据路径308a上的值将是负的，
[0045](c)如果308a * 312a的所期望极性是负的以及数据路径312a上的值是正的，则数据路径308a上的值将是负的，以及
[0046](d)如果308a卡312a的所期望极性是负的以及数据路径312a上的值是负的，则数据路径308a上的值将是正的。
[0047]这保证了乘积308a女312a的每对值的极性交替，这有助于加快对于级301的校准的收敛。
[0048]图6是对于由图3的级301 (I)处理的8个样本，在选择的数据路径上的示例性值的表600。表600示出R[n]的四个值的序列、312a * 308a产生的期望极性、由数据路径312a上的值指示的差Vin-VDAe所确定的极性、以及来自RN发生器308的在数据路径308a上的值的结果极性。
[0049]基于数据路径308a上的值，校准DAC309⑴经由信号309a⑴将+S1S -S i输出至取差模块310，其中，31是标量电压电平，其绝对值小于ADC 300的输入范围。注意:RN发生器308、校准DAC 309以及取差模块310共同工作以产生人工噪声并将人工噪声插入到级的残差电压信号中，并一起可被认为是人工噪声插入模块。在一些实施方式中，S1不超过ADC 300的电压输入范围的5%。
[0050]取差模块310从信号305a中减去信号309a (I)以产生信号310a，该信号310a接下来被提供到放大器307 (I)。放大器307 (I)具有标称增益G1并将G1* (信号310a)作为信号301b⑴输出，其被提供给下一级301(2)。注意，G1对于1.5位级可以是2，对于2.5位级可以是4，并对于3.5位级可以是8。注意，放大器307(1)具有真实误差因子ei，并且作为其结果，放大器307 (I)的实际增益是G1(He1)。校准的目的之一是通过观察如何实际上通过放大器307 (I)放大由校准DAC 309(1)产生的已知人工噪声样本而确定ei的值。
[0051]当级301 (I)被校准时，级301 (2)-301 (N)可被认为是具有分辨率Re1的后端ADC，所述分辨率Re1基于数N，各个级301 (2) -301 (N)的分辨率，以及如何由校准和求和模块302将它们的输出加在一起。在一个实施方式中，级301 (i)的后端ADC的分辨率1^可以计算为 Re1= l+T-(N-1+l) * (0.5)，其中，T 是后端 ADC 的级(即，级 301 (i+1)-301 (N))的分辨率总和。也将来自级301 (2)-301 (N)的数据路径303a提供给校准和求和模块302，这向接收的输入值增加适当的延迟，抵消插入的类似随机的校准值，抵消对应放大器307的放大，并求和处理的值以经由数据路径302a生成数字输出值Dciutt3
[0052]图7是图3的流水线ADC 300的一个实施方式的简化示意图，其中，第二级301 (2)还包括校准电路。第二级301(2)从第一级301(1)接收输入信号301a(2)，并以如关于上面描述的第一级301(1)的基本上相同的方式对它继续进行处理并输出:(a)通过数据路径303a (2)的数字值DjP (b)残差电压信号301b (2)到下一个级301 (3)。注意:(a)放大器307 (2)的增益可以是不同于匕的G2，(b)放大器307 (2)的误差是独立于&的e 2，(c)校准DAC 309(2)采用可以不同于S1的标量电压电平S2，和(d)级301 (2)的后端ADC是级301 (3)-301 (N)并具有小于1^的分辨率Re 2。应当注意，如果两个级需要校准，则首先，后一级应首先被校准并然后是早先级。在这两个级被校准之后，这两个级可同时被校准。
[0053]图8是图7的校准和求和模块302的一个实施方式的简化示意图。来自对应级301 (i)的每个输入数据路径303a(i)被延迟N-1个时钟周期的对应延迟。例如，数据路径303a(l)因此被延迟N-1个时钟周期。这些延迟由对应的延迟模块801 (i)实施。因为输入数据路径303a (N)上的延迟是N-N或零时钟周期，所以没有延迟模块801 (N)。每个延迟数据路径303a(i)(其中，i从I至N-1)被提供给对应的加法模块802 (i)，所述加法模块802 (i)将延迟数据路径303a (i)上的值加到对应放大器803 (i)的输出。放大器803(i)的增益是VG1，其中G1是图3的级301⑴的放大器307(i)的标称增益。
[0054]数据路径303a (N)上的值被提供给放大器803 (N-1)。每个其他放大器803 (i)(其中，i从I到N-2)从如下接收其输入803a⑴:(a)如果级301⑴执行校准，则从对应的校准电路804(i)接收，或者(b)从对应的求和模块802 (i+1)接收。每个校准电路804(i): (a)从对应的求和模块802 (i+1)接收输入802a (i+1)，和(b)接收输入804a (i)。输入804a (i)的值可取决于如下的一个或多个:(a) Re1,级301 (i)的后端ADC的分辨率，(b) S1,由对应校准DAC309⑴所用的标量电平，(c)R[n]，由级301(i)的RN发生器308确定的极性对，以及(Cl)G1，放大器307⑴的增益。输入804a⑴的值可以是乘积:Re1* P(R[n]) * S1* G1,其中，P(R[n])是数据路径312a和308a上的值的乘积的极性，如由R[n]的对应值确定。
[0055]注意，模块302的该实施方式包括分别用于级301(1)和301 (2)的校准电路804(1)和804⑵。校准电路804 (i): (a)为对应级301 (i)计算增益误差估计&，和(b)抵消由校准DAC 309 (i)插入的类似随机值的影响。
[0056]图9是图8的每个校准电路804(1)和804(2)的示例性实施方式的简化示意图。乘法器901将数据路径802a和908a上的值相乘，并通过数据路径901a将乘积提供到求和模块902，所述求和模块902将数据路径804a上的值加到数据路径901a上的值上，并输出总和804b。总和804b被提供为校准电路804的输出并且还提供给乘法器903。
[0057]乘法器903将数据路径804b上的值乘以P(R[n])，以及然后通过数据路径903a将乘积提供到乘法器904。乘法器904将数据路径903a上的值乘以μ，其中，μ是缩放系数。在一些实施方式中，μ在百万分之一和十亿分之一之间。乘法器904将所得乘积904a提供到求和模块905。求和模块905将数据路径904a和906a上的值相加，并将总和905a输出到累加器906。累加器906是与反馈回路中的求和模块905 —起操作以作为累加器的寄存器。累加器保持数据路径906a上的值并将数据路径906a上的值输出到求和模块905和求和模块907。输出906a是对应放大器307的误差e的估计。在多个周期中，数据路径906a上的值朝着e的值收敛，其用于ADC的校准操作。求和模块907向数据路径906a上的值加1，并将总和907a提供到逆乘法器908，该逆乘法器908将乘法逆908a输出到上述乘法模块901。
[0058]对本发明的实施例进行了描述，其中图3的级301有如通过对应ADC子模块303中的比较器的数目确定的1.5位的分辨率。然而，本发明并不限于此。在本发明的替代实施例中，各级具有不同的分辨率和比较器模块311中对应不同数量的比较器和对应的不同编码器312。具有较高分辨率的实施例在比较器模块311中将具有更多比较器，以及对应地具有至编码器模块312更多数目的输入。具有较低分辨率的实施例在比较器模块311中将具有较少比较器，以及对应地具有至编码器模块312更少数目的输入。在这些替代实施例中，ADC子模块303和比较器模块311将使用对应不同组的比较电压以执行它们的上述功能。
[0059]对具有图3的校正和校准模块302的具体组件的本发明的一个实施例进行了描述。但是，本发明不限于描述的【具体实施方式】。在替代实施例中，求和模块302包括不同的元件、互连和/或逻辑以:(a)关联多个级301的输出，(b)确定每个校准级的增益误差，和(c)抵消由每个校准级插入的类似随机值的影响。
[0060]已经描述本发明的一个实施例，其中，确定Vin_VDAC的极性由两个单独的比较器模块执行，即ADC子模块和附加的比较器模块。但是，本发明并不限于此。在替代实施例中，使用一组不同的组件确定Vin-VDAe的极性。例如，在一个替代实施例中，ADC子模块被修改成具有附加比较器，所述比较器的输出被提供给编码器，用于确定vin-vDAe的极性。
[0061]已经描述具有以特定方式编码的某些数字值的ADC的一个实施例。但是，本发明并不限于此。如本领域普通技术人员可以理解，特定数字值的编码可以颠倒，具有或没有门和逻辑的对应修改，而不会影响整个ADC的操作。
[0062]已经描述校准ADC级的实施例，其中，通过从残差电压Vin_VDAC减去人为噪声样本实现人工噪声插入。如本领域普通技术人员可以理解，可对对应校准电路作出对应修改，以解决人工噪声样本的极性反转。
[0063]应当进一步理解，为了解释本发明的性质，可以由本领域技术人员对已经描述和说明的部分的设置、细节和材料进行各种改变，而不脱离下面的权利要求解释的本发明的范围。
[0064]为了本文目的，信号和对应信号路径可以被相同标号引用并可互换。
[0065]在此提及的“一个实施例”或“实施例”指:结合实施例描述的特定特征、结构或特性可以包括在本发明的至少一个实施例中。说明书中的多个位置出现的短语“在一个实施例中”不一定全部指相同的实施例，单独或可替代实施例不一定与其他实施例相互排斥。相同适用于术语“实现方式”。
[0066]除非另有明确声明，各数值值和范围应该被解释为是近似的，就好像词“约”或“大约”在值或范围的值之前。如在该申请中使用的，除非另有明确说明，术语“连接”意在涵盖元件之间的直接和间接连接。
[0067]在权利要求中利用附图标记和/或附图参考标号是意图识别所要求主题的一个或多个可能实施例，以便促进解释权利要求。这种使用不被解释为将那些权利要求的范围限制于在对应附图中示出的实施例。
[0068]在本申请中，由权利要求覆盖的实施例被限制为实施例:⑴由本说明书实现；和
(2)对应于法定的主题。未实现的实施例和对应于非法定主题的实施例被明确否认，即使它们落在权利要求的范围内。
[0069]在包括任何权利要求的本说明书中，术语“每个”可用于指代多个先前列举的元件或步骤中的一个或多个指定特性。当使用开放式术语“包括”时，术语“每个”的列举不排除附加的、未列举的元件或步骤。因此，应当理解:装置可以具有附加的、未列举的元件，以及方法可以具有附加的、未列举的步骤，其中该附加的、未列举的元件或步骤不具备一个或多个指定特性。
[0070]尽管在下面方法权利要求中的步骤使用对应标签以特定顺序列举，除非权利要求列举另外意味着实现一些或所有那些步骤的特定顺序，那些步骤不一定意图被限定于以该特定顺序实现。
【主权项】
1.一种将模拟输入电压信号V ιη转换成数字输出值D _的流水线模拟-数字转换器ADC,所述ADC包括包括至少第一校准级的级序列，所述第一校准级包括: ADC子模块，其接收模拟输入电压信号Vin，并基于所述模拟输入电压信号Vin提供ADC子模块数字输出值； 数字-模拟转换器DAC子模块，其接收所述ADC子模块数字输出值，并输出对应的模拟电压信号Vdac; 第一取差模块，其根据所述模拟输入电压信号Vin和所述模拟电压信号V.之间的差生成模拟残差电压信号；以及 人工噪声插入模块，其将模拟人工噪声电压信号插入到所述残差电压信号中，以生成模拟组合电压信号， 其中: 所述模拟组合电压信号能够用于校准所述第一校准级；以及 所述人工噪声插入模块基于对应残差电压信号的极性产生所述人工噪声电压信号的极性。2.如权利要求1所述的ADC，其中: 所述第一校准级进一步包括具有标称增益G的放大器，其中，所述放大器放大所述组合电压信号以产生放大电压信号； 所述放大电压信号从所述第一校准级输出，并被提供给所述级序列的下一级；以及所述放大器具有实际增益，所述实际增益是(I)标称增益G和(2)l+e的乘积，其中，e是误差因子。3.如权利要求1所述的ADC，其中: 所述ADC子模块包括具有对应输出的多个第一比较器； 所述第一校准级进一步包括: 包括多个第二比较器的比较器模块，每个比较器被连接以接收所述模拟输入电压信号Vin并提供对应输出值；以及编码器: 接收:(1)在所述ADC子模块中的所述多个第一比较器的输出值和(2)在所述比较器模块中的所述多个第二比较器的输出值，以及 基于从多个第一和第二比较器接收的输出值，提供编码器输出值。4.如权利要求3所述的ADC，其中: 基准电压Vraf是模拟输入电压信号V…的最大期望电压； 所述多个第一比较器将所述模拟输入电压信号Vin与-V ref/4和V?f/4相比；以及 所述多个第二比较器将所述模拟输入电压信号Vin与-V ref/2,0和\J2相比。5.如权利要求3所述的ADC，其中，所述编码器输出值表示所述残差电压信号的极性。6.如权利要求3所述的ADC，其中: 所述ADC子模块具有分辨率r ;以及 在所述比较器模块中的比较器数目c为c = 2' (r+Ο.5)-1。7.如权利要求3所述的ADC，其中，所述人工噪声插入模块包括: 随机数RN发生器: 接收所述编码器输出值； 产生值的类似随机序列；以及 基于所述编码器输出值和值的类似随机序列的对应值，生成RN发生器输出值； 校准DAC，基于所述RN发生器输出值和标量电压电平S，生成所述模拟人工噪声电压信号；以及 组合模块，将所述模拟人工噪声电压信号插入到所述残差电压信号中，以产生所述组合电压信号。8.如权利要求7所述的ADC，其中: 由所述RN发生器生成的值的类似随机序列的每个值用于为如下值的乘积确定期望极性的交替两值序列:(I)所接收的编码器输出，及(2)所述RN发生器的输出；以及 产生所述RN发生器输出值，以实现如下值的乘积的对应期望极性:(I)对应的接收的编码器输出，及(2) RN发生器输出值。9.如权利要求1所述的ADC，进一步包括校准和求和模块，适于: 接收所述ADC子模块输出值作为第一级输出值； 从所述序列的一个或多个其他级接收一个或多个其他级输出值； 处理所述第一级输出值和所述一个或多个其他级输出值以:(1)确定所述第一校准级的增益误差，以及(2)取消所插入的人工噪声电压信号。10.如权利要求9所述的ADC，其中: 所述级序列包括N个连续的级； 所述第一级输出值在所述校准和求和模块中被延迟N-1个时钟周期； 一个或多个其他级输出值中的每一个在所述校准和求和模块中被延迟最高N-2个时钟周期。11.如权利要求10所述的ADC，其中，所述校准和求和模块包括:对于所述第一校准级: 第一校准电路:(a)接收⑴对应于一个或多个其他级的求和值，和⑵标量值，(b)执行所述第一校准级的误差参数的确定和取消插入的人工噪声电压信号，及(c)生成校准电路输出值； 放大器，接收所述校准电路输出值并输出调制的校准电路输出值；以及 求和模块，组合调制的校准电路输出值和延迟的第一级输出值，以产生数字输出值D0Utο
【文档编号】H03M1/10GK105897265SQ201410858266
【公开日】2016年8月24日
【申请日】2014年12月12日
【发明人】眭志凌, 陈志军, 程志宏, 张艳萍
【申请人】飞思卡尔半导体公司