避免对涡轮乘积码误校正的方案的制作方法

避免对涡轮乘积码误校正的方案的制作方法
【专利摘要】一种方法，包括识别包括失败的成员码的被卡住错误图案以及通过以下步骤来解码被卡住错误图案：进行针对失败的成员码的可能的翻转图案；在进行可能的翻转图案之后获得若干成功解码的码字；以及从若干成功解码的码字选择最可能的码字。
【专利说明】
避免对涡轮乘积码误校正的方案
[0001] 相关申请的交叉引用
[0002] 本申请要求2015年2月25日提交的申请号为62/120627、名称为"避免对涡轮乘积 码误校正的方案（SCHEME TO AVOID MISC0RRECTI0N FOR TURBO PRODUCT CODES)" 的美国 临时申请的权益，其全部内容通过引用合并于此。
技术领域
[0003] 本公开的示例性实施例涉及信号处理和编码技术。
【背景技术】
[0004] 磁储存技术最常用于储存数据，但是当前电子设备的较小重量和更快读取/写入 操作需求使磁储存技术不太令人满意。基于NAND的技术能够满足高密度数据储存设备的要 求，但是这种技术是昂贵的。存在降低基于NAND的技术的成本同时保持性能水平的需求。

【发明内容】

[0005] 本发明的方面包括方法，所述方法包括识别包括失败的成员码的被卡住错误图案 以及通过以下步骤来解码被卡住错误图案:进行针对失败的成员码的可能的翻转图案;在 进行可能的翻转图案之后获得若干成功解码的码字；以及从若干成功解码的码字选择最可 能的码字。
[0006] 本发明的另外方面包括系统，所述系统可以包括用于校正数据的后处理器，其被 配置为:进行针对被卡住错误图案的失败的成员码的可能的翻转图案;在进行可能的翻转 图案之后获得若干成功解码的码字；以及从若干成功解码的码字选择最可能的码字。所述 系统还可以包括被卡住涡轮乘积码解码器，其被配置为接收由后处理器校正的数据。
[0007] 本发明的附加方面包括存储器件。所述存储器件可以包括具有后处理器的控制 器，其被配置为:进行针对被卡住错误图案的失败的成员码的可能的翻转图案;在进行可能 的翻转图案之后获得若干成功解码的码字；以及从若干成功解码的码字选择最可能的码 字。
【附图说明】
[0008] 图1图示包括应用本发明的实施例的存储系统的数据处理系统。
[0009] 图2是根据本发明的实施例的包括编码器和解码器的存储系统的框图。
[0010] 图3是图示根据本发明的方面的误校正避免(miscorrection avoidance)的示图。
[0011] 图4、图5、图6A、图6B和图7图示根据本发明的方面的被卡住错误模式的示例。
[0012] 图8是图示根据本发明的方面的误校正避免的示图。
[0013] 图9是根据本发明的方面的用于解码的步骤的流程图。
[0014] 图10是根据本发明的方面的用于识别解码的码字(codeword)的步骤的流程图。
[0015] 图11是图示根据本发明的方面的公开的误校正避免方案的性能的图表。
【具体实施方式】
[0016] 以下将参照附图来更详细地描述各种实施例。然而，本发明可以以不同的形式实 施，且不应被解释为局限于本文所阐述的实施例。更确切地说，这些实施例被提供使得本公 开将是彻底和完整的，并且这些实施例将把本发明的范围充分传达给本领域技术人员。贯 穿本公开，相同的附图标记在本发明的各种图和实施例中指示相同的部分。
[0017] 本发明可以以许多方式来实施，包括作为过程、装置、系统、事物的组合、在计算机 可读储存介质上实施的计算机程序产品、和/或处理器(诸如被配置为执行储存在耦接至处 理器的存储器上的指令和/或由耦接至处理器的存储器提供的指令的处理器）。在本说明书 中，这些实施方式或本发明可采取的任何其它形式可以被称为技术。一般地，公开的过程的 步骤的顺序在本发明的范围内可以变化。除非另外说明，否则描述为被配置为执行任务的 部件(诸如处理器或存储器)可以被实施为被临时配置为在给定时间执行任务的通用部件 或被制造为执行任务的特定部件。如本文所使用的，术语"处理器"是指被配置为处理数据 (诸如计算机程序指令)的一个或更多个器件、电路和/或处理核心。
[0018] 降低基于NAND的技术的成本的一种方法包括按比例缩小该过程，但是按比例缩小 的过程使性能退化。这种性能损失可以通过使用先进的信号处理和编码技术来补偿。博斯_ 乔赫里-霍克文黑姆(Bose-Chaudhuri-Hocquenghem，BCH)码和低密度奇偶校验(LDPC)码已 被用于确保数据完整性。对于BCH码，主要缺点在于它们不能用于软判决解码，使得这些码 不理想。LDPC码提供良好的硬判决解码性能和软判决解码性能。然而，LDPC解码器的复杂度 相当高，这使得这种方案对于硬件实施是昂贵的。以下公开和描述一种可以在较低硬件复 杂度情况下提供高性能增益的先进编码技术。
[0019] 祸轮乘积码（turbo product code，TPC)被认为是与LDPC码相比可以以更低的硬 件复杂度提供显著增益的先进编码技术。在硬判决解码中，TPC提供与BCH码和LDPC码相比 而言显著的性能增益。在软判决解码中，TPC实现与LDPC码接近的性能增益。
[0020] TPC被认为是与LDPC码相比可以以更低的硬件复杂度提供显著增益的先进编码技 术。在硬判决解码中，TPC提供与BCH码和LDPC码相比而言显著的性能增益。在软判决解码 中，TPC实现与LDPC码接近的性能增益。
[0021] 对于各种类型的储存器(诸如基于NAND的储存器），总是期望可以在低编码/解码 复杂度情况下提供更好的性能增益的更好的错误校正码。在整个数据储存产业中，为了数 据完整性最常使用低密度奇偶校验(LDPC)码和BCH码。在过去，已经探索涡轮乘积码的使 用，并且已经显示这些码可以在低编码/解码复杂度情况下提供显著的性能增益。在涡轮乘 积码中，在解码期间的误校正是主要问题。在解码器解码成不是正确码字的码字时发生误 校正。对成员码(constituent code)(例如，BCH码）的这些误校正将更多的错误引入接收到 的码字(例如，4KB大小的码字）中，这使得码字解码不成功。
[0022]如果可以从数据中移除这些误校正，则可以容易地用常规迭代解码器来成功地解 码码字。然而，不使用任何奇偶校验的误校正避免是相当困难的，且不存在能够保证对BCH 码避免误校正的已知技术。本文描述用于在不使用任何奇偶检验的情况下在硬判决解码中 避免误校正的技术。本公开的方案提供接近精灵(genie)误校正避免（即，精灵知道所有信 息）的性能增益。
[0023]结果，需要一种先进编码技术来在使用涡轮乘积码的系统中在性能和吞吐量方面 提供增益。
[0024]在一些实施例中，本发明将应用至图1中所示的数据处理系统。
[0025] 图1图示包括应用本发明的实施例的存储系统的数据处理系统100。图1中所示的 数据处理系统100仅用于说明。在不脱离本公开的范围的情况下，可以使用数据处理系统 100的其他结构。虽然图1图示数据处理系统100的一个示例，但是可以对图1作出各种改变。 例如，数据处理系统1 〇〇可以包括元件中的任一元件，或者可以在任何合适的布置中不包括 元件中的任一元件。
[0026] 参照图1，数据处理系统100可以包括主机102和存储系统110。
[0027] 例如，主机102可以包括诸如移动电话、MP3播放器和膝上型计算机的便携式电子 设备或者诸如台式计算机、游戏机、TV和投影仪的电子设备。
[0028] 存储系统110可以响应于来自主机102的请求而操作，具体地，储存要被主机102访 问的数据。换句话说，存储系统110可以用作主机102的主存储系统或辅助存储系统。存储系 统110可以根据要与主机102电耦接的主机接口的协议而用各种类型的储存设备中的任意 一种来实施。存储系统110可以用诸如固态驱动器（SSD)、多媒体卡（MMC)、嵌入式MMC (e丽C )、缩小尺寸丽C (RS-MMC)和微型丽C、安全数字（SD)卡、迷你 SD和微型SD、通用串行总 线(USB)储存设备、通用快闪储存(UFS)设备、紧凑型快闪（CF)卡、智能媒体(SM)卡、记忆棒 等的各种类型的储存设备中的任意一种来实施。
[0029] 用于存储系统110的储存设备可以用易失性存储器件(诸如动态随机存取存储器 (DRAM)和静态随机存取存储器(SRAM))或非易失性存储器件(诸如只读存储器(R0M)、掩模 ROM (MROM )、可编程ROM (PROM )、可擦除可编程ROM (EPROM )、电可擦除可编程ROM (EEPROM )、铁 电随机存取存储器(FRAM)、相变RAM(PRAM)、磁阻RAM(MRAM)和电阻式RAM(RRAM))来实施。
[0030] 存储系统110可以包括存储器件150和控制器130,存储器件150储存要被主机102 访问的数据，控制器130控制数据在存储器件150中的储存。
[0031] 控制器130和存储器件150可以被集成至一个半导体器件中。例如，控制器130和存 储器件150可以被集成至一个半导体器件中并且配置固态驱动器(SSD)。当存储系统110用 作SSD时，可以显著地提高与存储系统110电耦接的主机102的操作速度。
[0032] 控制器130和存储器件150可以被集成至一个半导体器件中并且配置存储卡。控制 器130和存储器件150可以被集成至一个半导体器件中，并且配置诸如个人计算机存储卡国 际协会(PCMCIA)卡、紧凑型快闪（CF)卡、智能媒体(SM)卡（SMC)、记忆棒、多媒体卡(丽C)、 RS-MMC和微型MMC、安全数字(SD)卡、迷你 SD、微型SD和SDHC以及通用快闪储存(UFS)设备的 存储卡。
[0033] 又如，存储系统110可以配置计算机、超移动PC(UMPC)、工作站、上网本、个人数字 助理(PDA)、便携式计算机、网络平板、平板电脑、无线电话、移动电话、智能电话、电子书、便 携式多媒体播放器(PMP)、便携式游戏机、导航仪、黑匣子、数字照相机、数字多媒体广播 (DMB)播放器、三维(3D)电视、智能电视、数字录音机、数字音频播放器、数字图片记录器、数 字图片播放器、数字录像机、数字视频播放器、配置数据中心的储存器、能够在无线环境下 收发信息的设备、配置家庭网络的各种电子设备中的一种、配置计算机网络的各种电子设 备中的一种、配置远程信息处理网络的各种电子设备中的一种、RFID设备或配置计算系统 的各种组成元件中的一种。
[0034] 存储系统110的存储器件150可以在电源中断时保持储存的数据，具体地，在写入 操作期间储存从主机102提供的数据，以及在读取操作期间将储存的数据提供给主机102。 存储器件150可以包括多个存储块152、154和156。存储块152、154和156中的每个可以包括 多个页。每个页可以包括多个存储单元，多个字线(WL)电耦接至多个存储单元。存储器件 150可以是非易失性存储器件，例如，快闪存储器。快闪存储器可以具有三维(3D)层叠结构。
[0035] 存储系统110的控制器130可以响应于来自主机102的请求来控制存储器件150。控 制器130可以将从存储器件150读取的数据提供给主机102,以及将从主机102提供的数据储 存在存储器件150中。为此，控制器130可以控制存储器件150的总体操作，诸如读取操作、写 入操作、编程操作和擦除操作。
[0036] 详细地，控制器130可以包括主机接口单元132、处理器134、错误校正码(ECC)单元 138、电源管理单元(PMU) 140、存储器控制器(MC) 142和存储器144。
[0037] 主机接口单元132可以处理从主机102提供的命令和数据，以及可以通过诸如通用 串行总线(USB )、多媒体卡(MMC )、外围组件互连快速(PC I-E )、串行附件SCSI (SAS )、串行高 级技术附件(SATA)、并行高级技术附件(PATA)、小型计算机系统接mSCSI)、增强型小盘接 口（ESDI)和集成驱动电路(IDE)的各种接口协议中的至少一种来与主机102通信。
[0038] ECC单元138可以在读取操作期间检测和校正从存储器件150读取的数据中的错 误。当错误位的数量大于或等于可校正错误位的阈值数量时，ECC单元138可以不校正错误 位，ECC单元138可以输出表示校正错误位失败的错误校正失败信号。
[0039] ECC单元138可以基于诸如低密度奇偶校验(LDPC)码、博斯-乔赫里-霍克文黑姆 (BCH)码、祸轮码（turbo code)、祸轮乘积码(TPC)、里德-所罗门（RS，Reed-Solomon)码、卷 积码、递归系统码(RSC)、格形编码调制(TCM)、块编码调制(BCM)等的编码调制来执行错误 校正操作。ECC单元138可以包括用于错误校正操作的所有电路、系统或设备。
[0040] PMU 140可以提供和管理用于控制器130的电源，即，用于包括在控制器130中的组 成元件的电源。
[0041] MC 142可以用作控制器130与存储器件150之间的存储器接口，以允许控制器130 响应于来自主机102的请求来控制存储器件1501(： 142可以产生用于存储器件150的控制 信号以及在处理器134的控制下处理数据。当存储器件150是快闪存储器(诸如NAND快闪存 储器)时，MC 142可以产生用于NAND快闪存储器150的控制信号以及在处理器134的控制下 处理数据。
[0042] 存储器144可以用作存储系统110和控制器130的工作存储器，以及储存用于驱动 存储系统110和控制器130的数据。控制器130可以响应于来自主机102的请求来控制存储器 件150。例如，控制器130可以将从存储器件150读取的数据提供给主机102,以及将从主机 102提供的数据储存在存储器件150中。当控制器130控制存储器件150的操作时，存储器144 可以储存由控制器130和存储器件150使用的数据以用于诸如读取操作、写入操作、编程操 作和擦除操作的操作。
[0043] 存储器144可以利用易失性存储器来实施。存储器144可以利用静态随机存取存储 器(SRAM)或动态随机存取存储器(DRAM)来实施。如上所述，存储器144可以储存由主机102 和存储器件150使用的数据以用于读取操作和写入操作。为了储存数据，存储器144可以包 括程序存储器、数据存储器、写入缓冲器、读取缓冲器、映射缓冲器等。
[0044]处理器134可以控制存储系统110的常规操作，以及响应于来自主机102的写入请 求或读取请求来控制针对存储器件150的写入操作或读取操作。处理器134可以驱动被称为 闪存转换层(FTL)的固件来控制存储系统110的常规操作。处理器134可以利用微处理器或 中央处理单元(CPU)来实施。
[0045]管理单元(未示出）可以被包括在处理器134中，以及可以执行存储器件150的坏块 管理。管理单元可以找到包括在存储器件150中的坏存储块(其不满足进一步使用的条件）， 并且对坏存储块执行坏块管理。当存储器件150是快闪存储器(例如，NAND快闪存储器)时， 在写入操作期间（例如，在编程操作期间）可能因 NAND逻辑功能的特性而发生编程失败。在 坏块管理期间，编程失败的存储块或坏存储块的数据可以被编程至新存储块中。此外，因编 程失败而导致的坏块使具有3D层叠结构的存储器件150的利用效率以及存储系统100的可 靠性严重劣化，从而需要可靠的坏块管理。
[0046]图2是根据本发明的实施例的包括编码器和解码器的存储系统200的框图。例如， 存储系统200对应于图1中所示的存储系统110。为了简洁，在此没有示出图1的直接涉及本 发明实施例的部件。
[0047] 参照图2，存储系统200包括储存器210、写入控制器220和读取控制器230。例如，储 存器210对应于图1中所示的存储器件150,写入控制器220和读取控制器230对应于图1中所 示的ECC单元138。
[0048] 储存器210可以包括诸如NAND闪存的固态储存器。写入控制器220从图1中的主机 102接收数据，以及处理储存器210上的数据。读取控制器230读取储存器210上的数据，以及 处理数据。写入控制器220包括TPC编码器222以及读取控制器230包括TPC解码器232来分别 作为用于TPC方案的部件。
[0049] 在本文描述的实施例中，涡轮乘积码结构使用BCH码用于成员码。解码是迭代的。 即，在列成员码解码之后解码行成员码，该过程被重复直到码字被成功解码。
[0050] 图3示出用于误校正避免的过程的示例。图4示出在列/行交叉400、402、404和406 处的被卡住(Stuck)错误图案40。在图4中示出的被卡住错误图案40不能使用常规迭代解码 来解码，并且在解码中被卡住，从而导致不成功解码的码字。在这里描述的示例中，行码字 和列码字的校正能力被假设为3,然而，这仅仅用于说明，本领域技术人员将理解的是，本文 描述的过程和技术可以用于具有其他校正能力值的码字。被卡住错误图案40包含致使解码 不成功的误校正。
[0051] 返回参照图3,在300处，将数据输入并发送至后处理块1302(例如，PP块IhPP块 302可以用于解码被卡住错误图案，诸如图案40。在PP块302中，使用失败的成员码字信息来 定位错误交叉(例如，交叉400、402、404和406)，以及将交叉中的数据位与从信道中观察到 的对应数据位进行比较。在该示例中，错误交叉400、402、404和406是对应的行码字和列码 字失败的交叉。
[0052]当由于解码器而引入误校正时，来自信道的数据300可以用于检测这些误校正。可 以进一步移除这些误校正(例如，使得被卡住错误图案类似于图5的被卡住错误图案50)，以 及将数据传入到被卡住涡轮乘积码(STPC)解码器304。在误校正移除之后，可以容易地解码 错误图案50。因此，在被校正数据穿过STPC解码器304之前，可以进行该后处理以移除所有 行码字和列码字中的误校正。
[0053]在常规解码器中，每行和列成员码以迭代方式被解码，且解码的数据被输出306。 在STPC解码器304中，将失败的行/列成员码解码，并且仅对错误交叉(例如，交叉400、402、 404和406)进行校正。
[0054]接着参照图6A和6B，在图6A中示出不能使用上面关于图3-图5描述的技术来解码 的被卡住错误图案60。在这些实例中，在通过解码器解码的交叉(例如，交叉600、602、604、 606)中存在一些错误位。虽然上面关于图3-图5描述的技术移除误校正，但是可能引入如图 6B的错误图案62处所示的信道错误。在图6B中，虽然误校正被移除，但是信道错误被引入。 图7中所示的图案70不能用图3所示的过程来解码。
[0055]因此，为了解码诸如图案70的图案，可以利用图8中的可替代的后处理块(例如，PP 块2802)。
[0056]在PP块1302中，所有位被翻转一次，从而将更多的信道错误引入到被卡住错误图 案。然而，在PP块2802中，对于失败的成员码，可以尝试若干可能的翻转图案。在实施例中， 可以尝试/利用所有可能的翻转图案。例如，使n k成为从来自第k成员码的信道的数据检测 到的位的数量。可以尝试所有可能的翻转图案来解码每个失败的成员码。
[0057] 接着参照图9和图10中的流程图900和1000中所示的方法，描述PP块2802的功能。 在步骤902处，识别失败的成员码并且进行针对失败的成员码的可能的翻转图案。在示例 中，进行所有可能的翻转图案。可以通过PP块2802来执行步骤902。
[0058]在步骤903处，获得若干成功解码的码字。当仅获得一个成功解码的码字时，可以 选择该获得的一个成功解码的码字作为最可能的码字，以及可以省略步骤904-步骤910。 [0059]在步骤904处，可以构建包含在步骤903处的翻转之后获得的成功解码的码字的列 表。根据系统的部件的结构，当仅获得一个成功解码的码字时可以省略列表的构建。然而， 可预期的是，在步骤904处可以构建列表，而不管获得的成功解码的码字的数量如何。
[0060]在于步骤904处构建列表的实施例中，在步骤906处，判断列表是否包括多于一个 成功解码的码字。如果确定列表不包括多于一个成功解码的码字(例如，列表包含一个成功 解码的码字，列表不包含成功解码的码字），则在步骤908处停止PP块2802的解码过程。如果 确定列表包括多于一个成功解码的码字，则在步骤910处确定最可能的码字。
[0061 ]为了说明的目的，用图10的流程图1000来进一步描述步骤910。当在列表中包括多 于一个成功解码的码字时，可以基于一组预定准则来执行确定最可能的码字和选择最可能 的码字。在此描述的准则 (例如，步骤1002、1004、1006)以及它们被执行的顺序是示例性的 且不是唯一的。这里，本领域技术人员将从本公开理解这些步骤的可替代的准则和顺序。 [0062]在流程图1000中的步骤期间的任何时间，如果确定仅一个码字满足准则，则可以 选择该码字作为最可能的码字。
[0063] 在步骤1002处，判断每个解码的码字是否具有在错误交叉区中作出的所有位校 正。如果仅一个码字满足步骤1002的准则，则可以选择该码字作为最可能的码字。
[0064] 如果两个或更多个码字具有在错误交叉区中作出的所有位校正（例如，多于一个 码字通过第一准则)作为在步骤1002处所确定的，则在步骤1004处，可以确定具有最少数量 校正位的码字(通过第一准则的码字中的码字）。如果仅这些码字中的一个满足步骤1004的 准则，则可以选择该码字作为最可能的码字。
[0065]如果在满足步骤1002的准则的码字之中，两个或更多个码字包括是最少数量的校 正位数量（例如，两个或更多个码字满足步骤1002的准则和步骤1004的准则），则在步骤 1006处解码校正位所位于的对应列/行。
[0066]在步骤1008处，确定来自步骤1006的具有最大数量的成功解码的列/行的码字。如 果在步骤1008处确定仅一个码字具有最大数量的成功解码的行/列(例如，仅一个码字满足 步骤1002、1004和1008的准则），则选择该码字作为最可能的码字。在一些示例中，将成功解 码的行/列的最大数量设置为成功解码的行/列的最大可能数量。
[0067] 在步骤1010处，如果多于一个码字满足步骤1002、1004和1008的准则，则可以跳过 成员码的解码。
[0068] 在大多数情况下，执行步骤1002足以确定最可能的码字，意味着在位翻转之后仅 一个码字具有对错误交叉的校正。PP块2802处理所有失败的行/成员码，并且将被校正数据 传递到STPC解码器804以用于解码的数据输出806。
[0069] 图11是示出本文公开的过程的性能的图表1100。公开过程的性能接近精灵误校正 避免。有利地，在没有使用任何额外奇偶校验的情况下实现性能增益。
[0070] 虽然已经参考本发明的示例性实施例具体地示出和描述了本发明，但是本领域技 术人员将理解的是，在不脱离如所附权利要求限定的本发明的精神和范围的情况下，在此 可以作出形式和细节上的各种改变。因此，上述仅是示例并不意在限定。例如，本文图示和 描述的元件的任何数量仅是示例。本发明仅如所附权利要求和其等同物限定的那样被限 制。
【主权项】
1. 一种方法，包括： 识别包括失败的成员码的被卡住错误图案；以及 通过以下步骤来解码被卡住错误图案： 进行针对失败的成员码的可能的翻转图案， 在进行可能的翻转图案之后获得若干成功解码的码字，以及 从所述若干成功解码的码字选择最可能的码字。2. 如权利要求1所述的方法，其中，进行针对失败的成员码的可能的翻转图案的步骤包 括进行针对失败的成员码的所有可能的翻转图案。3. 如权利要求1所述的方法，其中，获得的成功解码的码字的数量等于1。4. 如权利要求1所述的方法，其中，从所述若干成功解码的码字选择最可能的码字的步 骤包括： 将满足预定数量的准则的码字确定为最可能的码字。5. 如权利要求4所述的方法，其中，准则包括具有在错误交叉区中作出的所有位校正、 具有最少数量的校正位以及具有最大数量的成功解码的列/行中的至少一个。6. 如权利要求4所述的方法，还包括：当不满足所述预定数量的准则时跳过成员码的解 码。7. 如权利要求1所述的方法，还包括:构建包括所述若干成功解码的码字的列表。8. 一种系统，包括： 用于校正数据的后处理器，被配置为： 进行针对被卡住错误图案的失败的成员码的可能的翻转图案， 在进行可能的翻转图案之后获得若干成功解码的码字，以及 从所述若干成功解码的码字选择最可能的码字；以及 被卡住涡轮乘积码解码器，被配置为接收由后处理器校正的数据。9. 如权利要求8所述的系统，其中，后处理器还被配置为进行针对失败的成员码的所有 可能的翻转图案。10. 如权利要求8所述的系统，其中，获得的成功解码的码字的数量等于1。11. 如权利要求8所述的系统，其中，后处理器还被配置为通过确定满足预定数量的准 则的码字作为最可能的码字来从所述若干成功解码的码字选择最可能的码字。12. 如权利要求11所述的系统，其中，准则包括具有在错误交叉区中作出的所有位校 正、具有最少数量的校正位以及具有最大数量的成功解码的列/行中的至少一个。13. 如权利要求11所述的系统，其中，后处理器还被配置为在不满足所述预定数量的准 则时跳过成员码的解码。14. 如权利要求8所述的系统，其中，控制器还被配置为构建包括所述若干成功解码的 码字的列表。15. -种存储器件，包括： 具有后处理器的控制器，被配置为： 进行针对被卡住错误图案的失败的成员码的可能的翻转图案， 在进行可能的翻转图案之后获得若干成功解码的码字，以及 从所述若干成功解码的码字选择最可能的码字。16. 如权利要求15所述的存储器件，其中，控制器被配置为通过确定满足预定数量的准 则的码字作为最可能的码字来从所述若干成功解码的码字选择最可能的码字。17. 如权利要求16所述的存储器件，其中，准则包括具有在错误交叉区中作出的所有位 校正、具有最少数量的校正位以及具有最大数量的成功解码的列/行中的至少一个。18. 如权利要求16所述的存储器件，其中，控制器被配置为在不满足所述预定数量的准 则时跳过成员码的解码。
【文档编号】H03M13/29GK105915234SQ201610104606
【公开日】2016年8月31日
【申请日】2016年2月25日
【发明人】纳威恩·库玛, 阿曼·巴迪亚, 曾令琪
【申请人】爱思开海力士有限公司