数字信号合成电路及级联数字信号合成电路的制作方法
【专利摘要】本发明提供一种数字信号合成电路及级联数字信号合成电路，该数字信号合成电路包括选择信号产生通路、第一信号接收通路、第二信号接收通路和数据选择器，数据选择器用于根据选择信号产生通路产生的选择信号，对第一信号接收通路和第二信号接收通路输出的信号进行选择合成，选择信号的变化沿与第一信号接收通路和第二信号接收通路输出的信号的变化沿的时间间隔在预设的范围内。本发明通过增加选择信号产生通路来产生提供给数据选择器的选择信号，以使该选择信号的变化沿与该第一信号接收通路和第二信号接收通路输出的信号的变化沿的时间间隔在预设的范围内，可以避免数据选择器出现数据穿通，从而可以提高合成数据的稳定性和准确度。
【专利说明】
数字信号合成电路及级联数字信号合成电路
技术领域
[0001] 本发明属于数字信号合成领域，具体涉及一种数字信号合成电路及级联数字信号 合成电路。
【背景技术】
[0002] 随着高速数字通信的持续发展，多通道数据转换器采用的数字信号合成电路应用 日益广泛。由于多通道数据采样可降低采样时钟的频率要求，因此高速数据转换器普遍采 用多通道模式。而数据采集之后的转换过程则需要先将多路数据合成一路高频数据，其间 必须采用数字信号合成电路。在高速数字时钟下实现多位高速数据的有效合成，对整个数 据转换系统的可靠性具有十分重要的意义。
[0003] 然而，在采用传统的高速数字信号电路进行数据合成时，尤其是在进行级联数据 合成时，数据选择器可能发生数据穿通，最终使合成数据不稳定，大大减小了数据有效时 间，更有可能使合成数据出错。
【发明内容】
[0004] 本发明提供一种数字信号合成电路及级联数字信号合成电路，以解决采用传统的 数字信号合成电路进行数据合成时，由于数据选择器出现数据穿通而导致的合成数据的稳 定性和准确度较低的问题。
[0005] 根据本发明实施例的第一方面，提供一种数字信号合成电路，包括选择信号产生 通路、第一信号接收通路、第二信号接收通路和数据选择器，所述数据选择器用于根据所述 选择信号产生通路产生的选择信号，对所述第一信号接收通路和所述第二信号接收通路输 出的信号进行选择合成，所述选择信号的变化沿与所述第一信号接收通路和所述第二信号 接收通路输出的信号的变化沿的时间间隔在预设的范围内。
[0006] 在一种可选的实现方式中，所述选择信号产生通路包括第一D触发器，所述第一D 触发器的输入端输入第一时钟信号，时钟端输入第二时钟信号，输出端Q连接所述数据选择 器的选择信号输入端。
[0007] 在另一种可选的实现方式中，所述第一信号接收通路包括第二D触发器，所述第二 D触发器的输入端输入第一信号，时钟端输入所述第一时钟信号，输出端Q与所述数据选择 器的第二端连接；
[0008] 所述第二信号接收通路包括第三D触发器和第四D触发器，所述第三D触发器的输 入端输入第二信号，时钟端输入所述第一时钟信号，输出端Q与所述第四D触发器的输入端 连接，所述第四D触发器的时钟端输入所述第一时钟信号，输出端Q与所述数据选择器的第 一端连接。
[0009] 在另一种可选的实现方式中，所述第一D触发器由所述第二时钟信号中第一类变 化沿触发，所述第二D触发器和所述第三D触发器由所述第一时钟信号中所述第一类变化沿 触发，所述第四D触发器由所述第一时钟信号中与所述第一类变化沿相反的第二类变化沿 触发，所述数据选择器在所述选择信号为第一类电平时选择输入至其第二端的信号输出， 在所述选择信号为与所述第一类电平相反的第二类电平时选择输入至其第一端的信号输 出。
[0010]在另一种可选的实现方式中，所述第一时钟信号为所述第二时钟信号的二分频时 钟信号。
[0011] 根据本发明实施例的第二方面，提供一种级联数字信号合成电路，沿输入至输出 方向包括多级数字信号合成电路，每级数字信号合成电路中包括至少一个上述数字信号合 成电路。
[0012] 在一种可选的实现方式中，输入至前级数字信号合成电路中各个数字信号合成电 路的第一时钟信号为输入至相邻后级数字信号合成电路中各个数字信号合成电路的第二 时钟信号的二分频时钟信号，且输入至前级数字信号合成电路中各个数字信号合成电路的 第二时钟信号为输入至相邻后级数字信号合成电路中各个数字信号合成电路的第一时钟 信号。
[0013] 在另一种可选的实现方式中，针对每级数字信号合成电路，设置有一个分频D触发 器，针对每级数字信号合成电路的分频D触发器，其时钟端与相邻后级数字信号合成电路的 分频D触发器的输出端Q连接，输入端与其输出端Q连接，且输出端与该级数字信号合成电路 中各个所述数字信号合成电路的第二D触发器、第三D触发器和第四D触发器的时钟端、以及 第一 D触发器的输入端连接;该级数字信号合成电路中各个所述数字信号合成电路的第一 D 触发器的时钟端与所述相邻后级数字信号合成电路的分频D触发器的输出端Q连接。
[0014] 在另一种可选的实现方式中，针对前级数字信号合成电路中的每两个数字信号合 成电路，其中一个数字信号合成电路输出的第一信号输入至相邻后级数字信号合成电路中 对应数字信号合成电路的第三D触发器的输入端，另一数字信号合成电路输出的第二信号 输入至相邻后级数字信号合成电路中该对应数字信号合成电路的第二D触发器的输入端。
[0015] 在另一种可选的实现方式中，前级数字信号合成电路中数字信号合成电路的个数 为相邻后级数字信号合成电路中数字信号合成电路的个数的两倍。
[0016] 本发明的有益效果是：
[0017] 1、本发明通过增加选择信号产生通路来产生提供给数据选择器的选择信号，以使 该选择信号与提供给第一信号接收通路和第二信号接收通路的时钟信号不同，并使该选择 信号的变化沿与该第一信号接收通路和第二信号接收通路输出的信号的变化沿的时间间 隔在预设的范围内，可以避免数据选择器出现数据穿通，从而可以提高合成数据的稳定性 和准确度；
[0018] 2、本发明通过采用第一 D触发器作为选择信号产生通路，结构比较简单，并且通过 第一D触发器采用第二时钟信号对第一时钟信号进行采样所产生的选择信号，可以进一步 保证选择信号的变化沿与第一信号接收通路和第二信号接收通路输出的信号的变化沿的 时间间隔在预设的范围内，从而可以进一步避免数据选择器出现数据穿通，由此进一步提 高了合成数据的稳定性和准确度；
[0019] 3、本发明通过使第一时钟信号为第二时钟信号的二分频时钟信号，可以进一步保 证选择信号发生通路产生的选择信号的变化沿与第一信号接收通路和第二信号接收通路 输出的信号的变化沿的时间间隔在预设的范围内，从而可以进一步避免数据选择器出现数 据穿通，由此进一步提高了合成数据的稳定性和准确度；
[0020] 4、由于级联数字信号合成电路采用了本发明中的数字信号合成电路，而本发明中 数字信号合成电路中通过增加选择信号产生通路来产生提供给数据选择器的选择信号，可 以使该选择信号与提供给第一信号接收通路和第二信号接收通路的时钟信号不同，并使该 选择信号的变化沿与该第一信号接收通路和第二信号接收通路输出的信号的变化沿的时 间间隔在预设的范围内，因此通过本发明可以避免在对数据进行级联合成时，由于相邻前 后两级数字信号合成电路的时钟信号之间的随机相位差而引起的数据选择器数据穿通，从 而可以提高级联数据合成的稳定性和准确度；
[0021] 5、本发明通过使输入至前级数字信号合成电路中各个数字信号合成电路的第一 时钟信号为输入至相邻后级数字信号合成电路中各个数字信号合成电路的第二时钟信号 的二分频时钟信号，且输入至前级数字信号合成电路中各个数字信号合成电路的第二时钟 信号为输入至相邻后级数字信号合成电路中各个数字信号合成电路的第一时钟信号，由此 可以保证各个数字信号合成电路中选择信号产生通路产生的选择信号的变化沿与其第一 信号接收通路和第二信号接收通路输出的信号的变化沿的时间间隔在预设的范围内，从而 可以进一步避免数据选择器出现数据穿通，由此进一步提高了合成数据的稳定性和准确 度；
[0022] 6、本发明通过针对每级数字信号合成电路，设置一个分频D触发器，可以对相邻后 级数字信号合成电路的分频D触发器输出的时钟信号进行二分频，结构简单，且可以使输入 至前级数字信号合成电路中各个数字信号合成电路的第一时钟信号为输入至相邻后级数 字信号合成电路中各个数字信号合成电路的第二时钟信号的二分频时钟信号，输入至前级 数字信号合成电路中各个数字信号合成电路的第二时钟信号为输入至相邻后级数字信号 合成电路中各个数字信号合成电路的第一时钟信号，由此可以保证各个数字信号合成电路 中选择信号产生通路产生的选择信号的变化沿与其第一信号接收通路和第二信号接收通 路输出的信号的变化沿的时间间隔在预设的范围内，从而可以进一步避免数据选择器出现 数据穿通，进一步提高合成数据的稳定性和准确度；
[0023] 7、本发明通过使前级数字信号合成电路的每两个数字信号合成电路输出的信号 作为相邻后级数字信号合成电路中一个数字信号合成电路的输入信号，可以实现数据的逐 级合成；
[0024] 8、本发明通过使前级数字信号合成电路中数字信号合成电路的个数为相邻后级 数字信号合成电路中数字信号合成电路的个数的两倍，可以采用最少的组件来实现数据逐 级合成。
【附图说明】
[0025]图1是本发明数字信号合成电路的一个实施例电路图；
[0026]图2是采用传统的高速数字信号电路进行单级数据合成时的时序图；
[0027] 图3是图1中数字信号合成电路的时序图；
[0028] 图4是本发明级联数字信号合成电路的一个实施例电路图；
[0029]图5是采用传统的数字信号合成电路进行级联数据合成时的时序图；
[0030]图6是图4中级联数字信号合成电路的时序图；
[0031] 图7是本发明级联数字信号合成电路的一个实施例电路图。
【具体实施方式】
[0032] 为了使本技术领域的人员更好地理解本发明实施例中的技术方案，并使本发明实 施例的上述目的、特征和优点能够更加明显易懂，下面结合附图对本发明实施例中技术方 案作进一步详细的说明。
[0033] 在本发明的描述中，除非另有规定和限定，需要说明的是，术语"连接"应做广义理 解，例如，可以是机械连接或电连接，也可以是两个元件内部的连通，可以是直接相连，也可 以通过中间媒介间接相连，对于本领域的普通技术人员而言，可以根据具体情况理解上述 术语的具体含义。
[0034]参见图1，为本发明数字信号合成电路的一个实施例电路图。该数字信号合成电路 可以包括选择信号产生通路100、第一信号接收通路200、第二信号接收通路300和数据选择 器400,所述数据选择器400可以用于根据所述选择信号产生通路100产生的选择信号，对所 述第一信号接收通路200和所述第二信号接收通路300输出的信号进行选择合成，所述选择 信号的变化沿与所述第一信号接收通路200和所述第二信号接收通路300输出的信号的变 化沿的时间间隔在预设的范围内。
[0035] 本实施例中，该选择信号产生通路100可以包括第一 D触发器110,所述第一 D触发 器110的输入端D输入第一时钟信号，时钟端CK输入第二时钟信号，输出端Q连接所述数据选 择器400的选择信号输入端S。需要注意的是:选择信号产生通路除了可以采用第一 D触发 器，还可以采用其他电路，只要生成的选择信号的变化沿与第一信号接收通路和第二信号 接收通路输出的信号的变化沿的时间间隔在预设的范围内即可。
[0036] 第一触发器110可以由所述第二时钟信号CLK2中第一类变化沿触发，通过采用第 二时钟信号对第一时钟信号进行采样，可以获得选择信号，并输出给数据选择器400。该第 一信号接收通路200可以包括第二D触发器210,所述第二D触发器210的输入端D输入第一信 号D1，时钟端CK输入所述第一时钟信号CLK1，输出端Q与所述数据选择器400的第二端B连 接。该第二信号接收通路300可以包括第三D触发器310和第四D触发器320,所述第三D触发 器310的输入端D输入第二信号D2,时钟端CK输入所述第一时钟信号CLK1，输出端Q与所述第 四D触发器320的输入端D连接，所述第四D触发器320的时钟端CK输入所述第一时钟信号 CLK1，输出端Q与所述数据选择器400的第一端A连接。第四D触发器310可以对第二信号D2进 行错相操作，以使第二信号D2相对第一信号D1延迟180°。
[0037] 其中，第一D触发器110可以由所述第二时钟信号CLK2中第一类变化沿触发，所述 第二D触发器210和所述第三D触发器310可以由所述第一时钟信号CLK1中所述第一类变化 沿触发，所述第四D触发器320可以由所述第一时钟信号CLK1中与所述第一类变化沿相反的 第二类变化沿触发，数据选择器400可以在所述选择信号为第一类电平时选择输入其第二 端的信号输出，在所述选择信号为与所述第一类电平相反的第二类电平时选择输入其第一 端的信号输出。例如，第一D触发器110可以由第二时钟信号CLK2中上升沿触发，第二D触发 器210和第三D触发器310可以由第一时钟信号CLK1中上升沿触发，第四D触发器320可以由 第一时钟信号CLK1中下降沿触发，数据选择器400可以在选择信号为高电平时选择输入其 第二端的信号输出，在选择信号为低电平时选择输入其第一端的信号输出。另外，第一时钟 信号CLK1可以为第二时钟信号CLK2的二分频时钟信号。
[0038] 经研究发现，在采用传统的高速数字信号电路进行数据合成时，数据选择器可能 发生数据穿通的原因在于：由于传统的数字信号合成电路中第一信号接收通路和第二信号 接收通路的时钟信号，与数据选择器中的选择信号相同，使得数字选择器的选择信号的变 化沿与其输入的信号的变化沿相距很近。在采用传统的高速数字信号电路进行单级数据合 成时，其时序图可以如图2所示，图中CLK表示第一信号接收通路和第二信号接收通路的时 钟信号，D1表示输入至第一信号接收通路的第一信号，D2表示输入至第二信号接收通路的 第二信号，A表示第一信号接收通路提供给数据选择器第一端的信号，B表示第二信号接收 通路提供给数据选择器第二端的信号，S表示数据选择器的选择信号，Z表示数据选择器输 出的信号。由图2可以看出，选择信号S的变化沿与信号A、B的变化沿相距很近，这就导致数 据选择器可能出现数据穿通，从而导致合成数据不稳定，甚至完全出现错误。
[0039] 以数字信号合成电路中第一时钟信号CLK1为第二时钟信号CLK2的二分频时钟信 号为例，本实施例中数字信号合成电路的时序图如图3所示。由图3可以看出，选择信号S的 变化沿与信号A、B的变化沿保持较大的时间间隔，由此可以避免数据选择器出现数据穿通， 从而可以提高合成数据的稳定性和准确度。
[0040] 由上述实施例可见，本发明通过增加选择信号产生通路来产生提供给数据选择器 的选择信号，以使该选择信号与提供给第一信号接收通路和第二信号接收通路的时钟信号 不同，并使该选择信号的变化沿与该第一信号接收通路和第二信号接收通路输出的信号的 变化沿的时间间隔在预设的范围内，可以避免数据选择器出现数据穿通，从而可以提高合 成数据的稳定性和准确度。
[0041] 另外，本发明通过采用第一 D触发器作为选择信号产生通路，结构比较简单，并且 通过第一D触发器采用第二时钟信号对第一时钟信号进行采样所产生的选择信号，可以进 一步保证选择信号的变化沿与第一信号接收通路和第二信号接收通路输出的信号的变化 沿的时间间隔在预设的范围内，从而可以进一步避免数据选择器出现数据穿通，由此进一 步提高了合成数据的稳定性和准确度。本发明通过使第一时钟信号为第二时钟信号的二分 频时钟信号，可以进一步保证选择信号发生通路产生的选择信号的变化沿与第一信号接收 通路和第二信号接收通路输出的信号的变化沿的时间间隔在预设的范围内，从而可以进一 步避免数据选择器出现数据穿通，由此进一步提高了合成数据的稳定性和准确度。
[0042]参见图4,为本发明级联数字信号合成电路的一个实施例电路图。该级联数字信号 合成电路沿输入至输出方向可以包括多级数字信号合成电路，每级数字信号合成电路中包 括至少一个上述数字信号合成电路。
[0043]本实施例中，针对前级数字信号合成电路中的每两个数字信号合成电路，其中一 个数字信号合成电路输出的第一信号输入至相邻后级数字信号合成电路中对应数字信号 合成电路的第三D触发器的输入端，另一数字信号合成电路输出的第二信号输入至相邻后 级数字信号合成电路中该对应数字信号合成电路的第二D触发器的输入端。前级数字信号 合成电路中数字信号合成电路的个数为相邻后级数字信号合成电路中数字信号合成电路 的个数的两倍。本发明通过使前级数字信号合成电路的每两个数字信号合成电路输出的信 号作为相邻后级数字信号合成电路中一个数字信号合成电路的输入信号，可以实现数据的 逐级合成。本发明通过使前级数字信号合成电路中数字信号合成电路的个数为相邻后级数 字信号合成电路中数字信号合成电路的个数的两倍，可以采用最少的组件来实现数据逐级 合成。
[0044] 其中，输入至前级数字信号合成电路中各个数字信号合成电路的第一时钟信号为 输入至相邻后级数字信号合成电路中各个数字信号合成电路的第二时钟信号的二分频时 钟信号，且输入至前级数字信号合成电路中各个数字信号合成电路的第二时钟信号为输入 至相邻后级数字信号合成电路中各个数字信号合成电路的第一时钟信号，由此可以保证各 个数字信号合成电路中选择信号产生通路产生的选择信号的变化沿与其第一信号接收通 路和第二信号接收通路输出的信号的变化沿的时间间隔在预设的范围内，从而可以进一步 避免数据选择器出现数据穿通，由此进一步提高了合成数据的稳定性和准确度。
[0045] 在一种可选的实现方式中，针对每级数字信号合成电路，设置有一个分频D触发 器，针对每级数字信号合成电路的分频D触发器，其时钟端与相邻后级数字信号合成电路的 分频D触发器的输出端Q连接，输入端与其输出端Q连接，且输出端与该级数字信号合成电路 中各个所述数字信号合成电路的第二D触发器、第三D触发器和第四D触发器的时钟端、以及 第一 D触发器的输入端连接;该级数字信号合成电路中各个所述数字信号合成电路的第一 D 触发器的时钟端与所述相邻后级数字信号合成电路的分频D触发器的输出端Q连接。需要注 意的是:级联数字信号合成电路的输出级数字信号合成电路中，其分频D触发器的时钟端输 入时钟信号CLK。
[0046] 本发明通过针对每级数字信号合成电路，设置一个分频D触发器，可以对相邻后级 数字信号合成电路的分频D触发器输出的时钟信号进行二分频，结构简单，且可以使输入至 前级数字信号合成电路中各个数字信号合成电路的第一时钟信号为输入至相邻后级数字 信号合成电路中各个数字信号合成电路的第二时钟信号的二分频时钟信号，输入至前级数 字信号合成电路中各个数字信号合成电路的第二时钟信号为输入至相邻后级数字信号合 成电路中各个数字信号合成电路的第一时钟信号，由此可以保证各个数字信号合成电路中 选择信号产生通路产生的选择信号的变化沿与其第一信号接收通路和第二信号接收通路 输出的信号的变化沿的时间间隔在预设的范围内，从而可以进一步避免数据选择器出现数 据穿通，进一步提高合成数据的稳定性和准确度。
[0047] 在采用传统的数字信号合成电路进行级联数据合成时，级联数字信号合成电路的 时序图如图5所示。由于级联数字信号合成电路中相邻前后级数字信号合成电路的时钟负 载不同，因此各级数字信号合成电路的路径延迟不同，存在相位差。前级数字信号合成电路 的时钟信号CLK1与相邻后级数据信号合成电路的时钟信号CLK2之间的相位差变化可以采 用时钟信号CLK2上升沿附近的虚线表示，即时钟信号CLK2上升沿会在虚线范围内变化，这 样会造成相邻后级数字信号合成电路中数据选择器的选择信号的变化沿(包括上升沿和下 降沿)也在虚线范围内变化。当次级数字信号合成电路中数据选择器的选择信号的变化沿 与其信号A、B的变化沿相距很近时，该数据选择器很容易发生数据穿通，从而导致合成数据 不稳定，甚至完全出现错误。
[0048] 以数字信号合成电路中第一时钟信号CLK1为第二时钟信号CLK2的二分频时钟信 号为例，本实施例中数字信号合成电路的时序图如图6所示，图中第一时钟信号CLK1与第二 时钟信号CLK2的相位差变化可以采用第二时钟信号CLK2上升沿附近的虚线表示，即第二时 钟信号CLK2上升沿可以在虚线范围内变化，这样会造成数据选择器的选择信号S上升沿和 下降沿也在虚线范围内变化。由图6可知，即使第二时钟信号CLK2相对第一时钟信号CLK1的 相位差在较大范围内变化，数据选择器的选择信号S仍然与数据A、B中间对齐，与数据A、B的 变化沿保持较大的时间间隙，由此可以避免数据选择器出现数据穿通，从而可以提高合成 数据的稳定性和准确度。
[0049] 由上述实施例可见，由于级联数字信号合成电路采用了本发明中的数字信号合成 电路，而本发明中数字信号合成电路中通过增加选择信号产生通路来产生提供给数据选择 器的选择信号，可以使该选择信号与提供给第一信号接收通路和第二信号接收通路的时钟 信号不同，并使该选择信号的变化沿与该第一信号接收通路和第二信号接收通路输出的信 号的变化沿的时间间隔在预设的范围内，因此通过本发明可以避免在对数据进行级联合成 时，由于相邻前后两级数字信号合成电路的时钟信号之间的随机相位差而引起的数据选择 器数据穿通，从而可以提高级联数据合成的稳定性和准确度。
[0050] 参见图7,为本发明级联数字信号合成电路的另一个实施例的电路图。本实施例 中，以对8个输入信号合成一个输出信号为例。该级联数字信号合成电路可以包括三级数字 信号合成电路，其中第一级数字信号合成电路710可以包括4个数字信号合成电路，第二级 数字信号合成电路720可以包括2个数字信号合成电路，第三级数字信号合成电路730可以 包括1个数字信号合成电路。其中，每级数字信号合成电路中各个数字信号合成电路的第一 时钟信号和第二时钟信号都相同，第三级数字信号合成电路730的第一时钟信号为时钟信 号CLK的二分频信号，第二时钟信号为时钟信号CLK;第二级数字信号合成电路720的第一时 钟信号为时钟信号CLK的四分频信号，第二时钟信号为时钟信号CLK的二分频信号，第一级 数字信号合成电路710的第一时钟信号为时钟信号CLK的八分频信号，第二时钟信号为时钟 信号CLK的四分频信号，且其输入的信号为D0〈39>~D7〈39>。
[0051] 针对第一级数字信号合成电路710、第二级数字信号合成电路720和第三级数字信 号合成电路730,对应设置有第一分频D触发器711、第二分频D触发器721和第三分频D触发 器731。其中，第三分频D触发器731的时钟端输入时钟信号CLK，输入端D与其输出端&连接， 输出端為可以输出时钟信号CLK的二分频信号；第二分频D触发器721的时钟端输入时钟信 号CLK的二分频信号，输入端D与其输出端g连接，输出端&可以输出时钟信号CLK的四分频 信号;第一分频D触发器711的时钟端输入时钟信号CLK的四分频信号，输入端D与其输出端 &连接，输出端&可以输出时钟信号CLK的八分频信号。
[0052]针对第一级数字信号合成电路710中的各个数字信号合成电路，数字信号合成电 路中第二D触发器、第三D触发器和第四D触发器的时钟端，以及第一 D触发器的输入端可以 连接第一分频D触发器711的输出端0，第一 D触发器的输入端可以连接第二分频D触发器 721的输出端^(图中未示出）。针对第二级数字信号合成电路720中的各个数字信号合成电 路，数字信号合成电路中第二D触发器、第三D触发器和第四D触发器的时钟端，以及第一 D触 发器的输入端可以连接第二分频D触发器721的输出端&.第一 D触发器的输入端可以连接 第一分频D触发器711的输出端g (图中未示出）。针对第三级数字信号合成电路730中的各 个数字信号合成电路，数字信号合成电路中第二D触发器、第三D触发器和第四D触发器的时 钟端，以及第一 D触发器的输入端可以连接第一分频D触发器711的输出端g，第一 D触发器 的输入端可以输入时钟信号CLK。
[0053] 本实施例的工作原理如下：
[0054] 第一级数字信号合成电路中各个数字信号合成电路的第一信号接收通路和第二 信号接收通路进行数据采样时，采用时钟信号CLK的八分频信号fs/8CLK，数据选择器的选 择信号由时钟信号CLK的四分频信号f S/4CLK对时钟信号CLK的八分频信号f S/8CLK采样后 得出，第一级数字信号合成电路输出的第一级合成数据的频率为输入数据D0~D7频率的2 倍;第二级数字信号合成电路中各个数字信号合成电路的第一信号接收通路和第二信号接 收通路进行数据采样时，采用时钟信号CLK的四分频信号fs/4CLK，数据选择器的选择信号 由时钟信号CLK的二分频信号f S/2CLK对时钟信号CLK的四分频信号fS/4CLK采样后得出，第 二级数字信号合成电路输出的第二级合成数据的频率为输入数据D0~D7频率的4倍;第三 级数字信号合成电路中各个数字信号合成电路的第一信号接收通路和第二信号接收通路 进行数据采样时，采用时钟信号CLK的二分频信号fs/2CLK，数据选择器的选择信号由时钟 信号CLK对时钟信号CLK的二分频信号fs/2CLK采样后得出，第三级数字信号合成电路输出 的第三级合成数据的频率为输入数据D0~D7频率的8倍。由此，实现了数字信号的高速合 成。
[0055] 由上述实施例可见，由于级联数字信号合成电路采用了本发明中的数字信号合成 电路，而本发明中数字信号合成电路中通过增加选择信号产生通路来产生提供给数据选择 器的选择信号，可以使该选择信号与提供给第一信号接收通路和第二信号接收通路的时钟 信号不同，并使该选择信号的变化沿与该第一信号接收通路和第二信号接收通路输出的信 号的变化沿的时间间隔在预设的范围内，因此通过本发明可以避免在对数据进行级联合成 时，由于相邻前后两级数字信号合成电路的时钟信号之间的随机相位差而引起的数据选择 器数据穿通，从而可以提高级联数据合成的稳定性和准确度。
[0056] 本领域技术人员在考虑说明书及实践这里公开的发明后，将容易想到本发明的其 它实施方案。本申请旨在涵盖本发明的任何变型、用途或者适应性变化，这些变型、用途或 者适应性变化遵循本发明的一般性原理并包括本发明未公开的本技术领域中的公知常识 或惯用技术手段。说明书和实施例仅被视为示例性的，本发明的真正范围和精神由下面的 权利要求指出。
[0057]应当理解的是，本发明并不局限于上面已经描述并在附图中示出的精确结构，并 且可以在不脱离其范围进行各种修改和改变。本发明的范围仅由所附的权利要求来限制。
【主权项】
1. 一种数字信号合成电路，其特征在于，包括选择信号产生通路、第一信号接收通路、 第二信号接收通路和数据选择器，所述数据选择器用于根据所述选择信号产生通路产生的 选择信号，对所述第一信号接收通路和所述第二信号接收通路输出的信号进行选择合成， 所述选择信号的变化沿与所述第一信号接收通路和所述第二信号接收通路输出的信号的 变化沿的时间间隔在预设的范围内。2. 根据权利要求1所述的电路，其特征在于，所述选择信号产生通路包括第一 D触发器， 所述第一D触发器的输入端输入第一时钟信号，时钟端输入第二时钟信号，输出端Q连接所 述数据选择器的选择信号输入端。3. 根据权利要求2所述的电路，其特征在于，所述第一信号接收通路包括第二D触发器， 所述第二D触发器的输入端输入第一信号，时钟端输入所述第一时钟信号，输出端Q与所述 数据选择器的第二端连接； 所述第二信号接收通路包括第三D触发器和第四D触发器，所述第三D触发器的输入端 输入第二信号，时钟端输入所述第一时钟信号，输出端Q与所述第四D触发器的输入端连接， 所述第四D触发器的时钟端输入所述第一时钟信号，输出端Q与所述数据选择器的第一端连 接。4. 根据权利要求3所述的电路，其特征在于，所述第一 D触发器由所述第二时钟信号中 第一类变化沿触发，所述第二D触发器和所述第三D触发器由所述第一时钟信号中所述第一 类变化沿触发，所述第四D触发器由所述第一时钟信号中与所述第一类变化沿相反的第二 类变化沿触发，所述数据选择器在所述选择信号为第一类电平时选择输入至其第二端的信 号输出，在所述选择信号为与所述第一类电平相反的第二类电平时选择输入至其第一端的 信号输出。5. 根据权利要求2所述的电路，其特征在于，所述第一时钟信号为所述第二时钟信号的 二分频时钟信号。6. -种级联数字信号合成电路，其特征在于，沿输入至输出方向包括多级数字信号合 成电路，每级数字信号合成电路中包括至少一个权利要求1至5中任意一项所述的数字信号 合成电路。7. 根据权利要求6所述的电路，其特征在于，输入至前级数字信号合成电路中各个数字 信号合成电路的第一时钟信号为输入至相邻后级数字信号合成电路中各个数字信号合成 电路的第二时钟信号的二分频时钟信号，且输入至前级数字信号合成电路中各个数字信号 合成电路的第二时钟信号为输入至相邻后级数字信号合成电路中各个数字信号合成电路 的第一时钟信号。8. 根据权利要求7所述的电路，其特征在于，针对每级数字信号合成电路，设置有一个 分频D触发器，针对每级数字信号合成电路的分频D触发器，其时钟端与相邻后级数字信号 合成电路的分频D触发器的输出端g连接，输入端与其输出端g连接，且输出端与该级数字 信号合成电路中各个所述数字信号合成电路的第二D触发器、第三D触发器和第四D触发器 的时钟端、以及第一 D触发器的输入端连接;该级数字信号合成电路中各个所述数字信号合 成电路的第一 D触发器的时钟端与所述相邻后级数字信号合成电路的分频D触发器的输出 立而0连接。9. 根据权利要求6所述的电路，其特征在于，针对前级数字信号合成电路中的每两个数 字信号合成电路，其中一个数字信号合成电路输出的第一信号输入至相邻后级数字信号合 成电路中对应数字信号合成电路的第三D触发器的输入端，另一数字信号合成电路输出的 第二信号输入至相邻后级数字信号合成电路中该对应数字信号合成电路的第二D触发器的 输入端。10. 根据权利要求6所述的电路，其特征在于，前级数字信号合成电路中数字信号合成 电路的个数为相邻后级数字信号合成电路中数字信号合成电路的个数的两倍。
【文档编号】H03K3/012GK105932984SQ201610408372
【公开日】2016年9月7日
【申请日】2016年6月12日
【发明人】李铁虎, 胡刚毅, 李儒章, 张瑞涛, 张俊安
【申请人】中国电子科技集团公司第二十四研究所