逐次逼近型模数转换器校准电路的制作方法
【专利摘要】本发明公开了一种逐次逼近型模数转换器校准电路，校准电路由校准数模转换器、补偿电容、比较器和数字逻辑电路组成；校准电路用于在模数转换中对比较器的失调和主数模转换器的对应位电容的失配进行校准，模数转换中对应位转换时校准数模转换器所对应的控制码为比较器的失调的校准码、转换位电容的失配的校准码和转换位电容的权重基准电压的和加上转换位之前各位位数据的值和对应位电容的失配的校准码的积的叠加再加上转换位之前各位位数据的值和对应位电容的权重基准电压的积的叠加。本发明能消除转换过程中比较器的失调以及各位电容特别是高6位电容的失配所带来的影响，从而能提高模数转换精度。
【专利说明】
逐次逼近型模数转换器校准电路
技术领域
[0001] 本发明涉及半导体集成电路领域，特别是涉及一种逐次逼近型模数转换器 (Successive Approximation Register ADC，SAR ADC)校准电路。
【背景技术】
[0002] 逐次逼近模数转换器被广泛应用于医疗设备、高速数据采集系统、数字信号处理、 频谱分析、工业设备、通讯和发动机等领域。
[0003] 器件在工艺制造过程中的误差及其寄生效应，限制了SAR ADC精度的提高。为了进 一步提高精度，就需要对其进行校准。
【发明内容】
[0004] 本发明所要解决的技术问题是提供一种逐次逼近型模数转换器校准电路，能提高 转换精度。
[0005] 为解决上述技术问题，本发明提供的逐次逼近型模数转换器校准电路的逐次逼近 型模数转换器包括主数模转换器，校准数模转换器，补偿电容，比较器，数字逻辑电路。
[0006] 所述主数模转换器为由二进制加权电容阵列组成的电荷缩放型数模转换器。
[0007] 所述校准数模转换器由电阻串组成的电压缩放型数模转换器。
[0008] 所述主数模转换器的输出端连接到所述比较器的第一输入端，所述主数模转换器 的输入端通过开关阵列连接输入电压、参考电压和地之中的一个。
[0009] 所述补偿电容的第一端连接到所述比较器的第一输入端，所述补偿电容的第二端 通过开关连接输入电压、地和所述校准数模转换器的输出端之中的一个。
[0010]所述主数模转换器的输出端通过第一开关连接到共模电平，所述比较器的第二输 入端通过第二开关连接到共模电平。
[0011] 所述比较器的输出端连接到所述数字逻辑电路，所述数字逻辑电路的输出端连接 到所述校准数模转换器。
[0012] 所述数字逻辑电路通过开关阵列对所述主数模转换器进行控制实现模数转换并 通过所述比较器输出每位转换的位数据。
[0013] 校准电路由所述校准数模转换器、所述补偿电容、所述比较器和所述数字逻辑电 路组成;所述校准电路用于在模数转换中对所述比较器的失调和所述主数模转换器的对应 位电容的失配进行校准，对所述比较器的失调和所述主数模转换器的对应的位电容的失配 进行校准的校准码存储在存储器中。
[0014] 模数转换中对应位转换时所述校准数模转换器所对应的控制码为所述比较器的 失调的校准码、转换位电容的失配的校准码和转换位电容的权重基准电压的和加上转换位 之前各位位数据的值和对应位电容的失配的校准码的积的叠加再加上转换位之前各位位 数据的值和对应位电容的权重基准电压的积的叠加。
[0015] 所述数字逻辑电路通过输出所述控制码到所述校准数模转换器中使所述校准数 模转换器输出校准所需的电压值。
[0016] 进一步的改进是，所述校准电路对高6位电容的失配进行校准，第7位以下各位电 容对应的位数据转换时的控制码采用第6位电容的位数据转换时的控制码。
[0017] 进一步的改进是，所述主数模转换器由一段二进制加权电容阵列组成或者由多段 二进制加权电容阵列桥接而成。
[0018] 进一步的改进是，所述比较器的失调的校准码通过对逐次逼近型模数转换器校准 电路进行校准得到，校准步骤为：
[0019] 步骤101、所述主数模转换器的输出端和所述补偿电容的第一端都连接所述共模 电平，所述主数模转换器的输入端接地，所述补偿电容的第二端连接所述校准数模转换器 的输出端，所述校准数模转换器的输出端输出参考电压的一半，所述校准数模转换器的输 出端输出的最大值为参考电压。
[0020] 步骤102、检测所述比较器的输出值并记录下输出值。
[0021]步骤103、将所述主数模转换器的输出端和所述补偿电容的第一端都悬空，所述主 数模转换器的输入端接地，所述比较器的第二输入端连接到共模电平。
[0022] 步骤104、根据所述比较器的输出值将所述校准数模转换器的输出值从参考电压 的一半向参考电压方向或者从参考电压的一半向0V方向扫描，直至所述比较器的输出值发 生翻转，从而得到所述比较器的失调的校准码。
[0023] 进一步的改进是，所述比较器的失调的校准码为
；其中Ctotol表 示所述主数模转换器的二进制加权电容阵列的总电容值，Cc表示所述补偿电容的电容值， Vos表示所述比较器的失调值。
[0024] 进一步的改进是，所述主数模转换器的位电容失配的校准码通过对逐次逼近型模 数转换器校准电路进行校准得到，校准步骤为：
[0025]步骤201、所述主数模转换器的输出端和所述补偿电容的第一端都连接所述共模 电平，所述主数模转换器的输入端和所述补偿电容的第二端都连接输入电压，该输入电压 大小取为被校准位电容的权重基准电压。
[0026]步骤202、将所述主数模转换器的输出端和所述补偿电容的第一端都悬空，所述主 数模转换器的二进制加权电容阵列中的被校准位电容的输入端接参考电压，所述主数模转 换器的二进制加权电容阵列中被校准位电容之外的电容的输入端都接地，所述比较器的第 二输入端连接到共模电平;所述补偿电容的第二端连接所述校准数模转换器的输出端，所 述校准数模转换器的输出端输出所述比较器的失调的校准码和所述被校准位电容的权重 基准电压的和。
[0027]步骤203、根据所述比较器的输出值将所述校准数模转换器的输出值从当前值向 参考电压方向或者从当前值向0V方向扫描，直至所述比较器的输出值发生翻转，从而得到 所述主数模转换器的位电容失配的校准码。
[0028] 进一步的改进是，所述主数模转换器的位电容失配的校准码为
表示参考电压，Cc表示所述补偿电容的电容值，A Ci表示对应位电容的电容偏差值。
[0029] 进一步的改进是，所述逐次逼近型模数转换器的模数转换包括如下步骤：
[0030] 步骤一、进行采样过程，所述主数模转换器的输出端和所述补偿电容的第一端都 连接所述共模电平，所述主数模转换器的输入端和所述补偿电容的第二端都连接输入电 压。
[0031] 步骤二、进行转换过程，转换过程中所述输入电压从MSB到LSB逐次与对应位电容 的权重基准电压进行比较，比较过程中，所述校准数模转换器根据所对应的控制码实现对 所述比较器的失调和对应位电容的失配的校准。
[0032] 进一步的改进是，步骤二中所述输入电压与对应位电容的权重基准电压进行比较 包括步骤：
[0033] 步骤21、将所述主数模转换器的输出端和所述补偿电容的第一端都悬空。
[0034] 步骤22、将所述主数模转换器的二进制加权电容阵列中的转换位电容的输入端接 参考电压。
[0035] 位数低于所述转换位电容的各位电容的输入端接地。
[0036] 位数高于所述转换位电容的各位电容的输入端按照已经获得的转换值进行设置， 如果已经获得的转换值为1则对应位电容的输入端接参考电压，如果已经获得的转换值为0 则对应位电容的输入端接参考电压的输入端接地。
[0037]所述比较器的第二输入端连接到共模电平。
[0038] 所述补偿电容的第二端连接所述校准数模转换器的输出端，所述校准数模转换器 的输出端输出按照所对应的所述控制码输出。
[0039] 步骤23、所述比较器对所述输入电压与对应位电容的权重基准电压进行比较并输 出比较结果从而获得对应位电容的转换值。
[0040] 本发明采用由电阻串组成的电压缩放型数模转换器作为校准数模转换器，以保证 其单调性，采用校准数模转换器、补偿电容、比较器和数字逻辑电路一起组成校准电路，能 够对比较器的失调以及各位电容特别是高6位电容的失配进行很好的校准，从而能消除转 换过程中比较器的失调以及各位电容特别是高6位电容的失配所带来的影响，从而能提高 模数转换精度。
【附图说明】
[0041] 下面结合附图和【具体实施方式】对本发明作进一步详细的说明：
[0042] 图1是本发明实施例带校准电路的逐次逼近型模数转换器的结构图；
[0043] 图2是本发明实施例逐次逼近型模数转换器的状态图。
【具体实施方式】
[0044] 如图1所示，本发明实施例中，逐次逼近型模数转换器包括主数模转换器1，校准数 模转换器2，补偿电容Cc，比较器3，数字逻辑电路4。
[0045] 所述主数模转换器1为由二进制加权电容阵列101组成的电荷缩放型数模转换器。
[0046] 所述校准数模转换器2由电阻串组成的电压缩放型数模转换器。
[0047] 所述主数模转换器1的输出端连接到所述比较器3的第一输入端，所述主数模转换 器1的输入端通过开关阵列102连接输入电压Vin、参考电压Vref和地Vgnd之中的一个。图1 所示的本发明实施例中，所述主数模转换器1由一段二进制加权电容阵列101组成;二进制 加权电容阵列101中包括多个位电容和一个调节电容;第一位电容的电容值为单位电容即 c;第n位电容的电容值为2n4c;调节电容的电容值也为C;由图1可知，各位电容和调节电容 C0的上极板连接在一起组成输出端;各位电容和调节电容C0的下极板为输入端。在其它实 施例中，也能为:所述主数模转换器1由多段二进制加权电容阵列101桥接而成;相同段的二 进制加权电容阵列101的电容的上极板连接在一起，相邻段二进制加权电容阵列101的电容 的上极板之间通过耦合电容连接在一起，最高位电容对应的二进制加权电容阵列101的电 容段的各电容的上极板作为所述主数模转换器1的输出端;各段的二进制加权电容阵列101 的电容的下极板作为所述主数模转换器1的输入端。
[0048] 所述补偿电容Cc的第一端连接到所述比较器3的第一输入端，所述补偿电容Cc的 第二端通过开关103连接输入电压Vin、地Vgnd和所述校准数模转换器2的输出端的输出电 压Vdac之中的一个。
[0049] 所述主数模转换器1的输出端通过第一开关104连接到共模电平Vcm，所述比较器3 的第二输入端通过第二开关连接到共模电平Vcm。
[0050] 所述比较器3的输出端连接到所述数字逻辑电路4,所述数字逻辑电路4的输出端 连接到所述校准数模转换器2。
[0051] 所述数字逻辑电路4通过开关阵列102对所述主数模转换器1进行控制实现模数转 换并通过所述比较器3输出每位转换的位数据；
[0052]校准电路由所述校准数模转换器2、所述补偿电容Cc、所述比较器3和所述数字逻 辑电路4组成;所述校准电路用于在模数转换中对所述比较器3的失调和所述主数模转换器 1的对应位电容的失配进行校准，对所述比较器3的失调和所述主数模转换器1的对应的位 电容的失配进行校准的校准码存储在存储器中。
[0053] 模数转换中对应位转换时所述校准数模转换器2所对应的控制码为所述比较器3 的失调的校准码、转换位电容的失配的校准码和转换位电容的权重基准电压的和加上转换 位之前各位位数据的值和对应位电容的失配的校准码的积的叠加再加上转换位之前各位 位数据的值和对应位电容的权重基准电压的积的叠加。
[0054] 所述数字逻辑电路4通过输出所述控制码到所述校准数模转换器2中使所述校准 数模转换器2输出校准所需的电压值。
[0055] 较佳为，所述校准电路对高6位电容的失配进行校准，第7位以下各位电容对应的 位数据转换时的控制码采用第6位电容的位数据转换时的控制码。也即本发明实施例仅对 高6位电容的失配进行校准就能得到较高的模数转换精度，较低位数的电容的失配对模数 转换的精度不容易造成影响，故可以忽略。
[0056]如图2所示，是本发明实施例逐次逼近型模数转换器的状态图，SAR ADC复位 (reset)后进行可工作状态（idle)，系统如所述数字逻辑电路4发指令Cal，先进行失调 (offset)校准，完成后系统给出信号 〇ffSet_d〇ne表示失调校准完成，然后进行电容失配 (mismatch)校准，完成后系统给出信号Cal_done，即完成所有校准动作，SAR ADC处于待命 状态，等待启动信号conv_start来到后进行模数转换(Conversion)，转换完成后，系统给出 Conv_done回到待命状态。
[0057]由图2所示可知，校准过程包括两步，首先为对所述比较器3的失调进行校准，接着 再对电容失配进行校准;本发明实施例中所述比较器3的失调的校准码通过对逐次逼近型 模数转换器校准电路进行校准得到，校准步骤为：
[0058] 步骤101、所述主数模转换器1的输出端和所述补偿电容Cc的第一端都连接所述共 模电平Vcm，所述主数模转换器1的输入端接地Vgnd，所述补偿电容Cc的第二端连接所述校 准数模转换器2的输出端，所述校准数模转换器2的输出端输出参考电压Vref的一半，所述 校准数模转换器2的输出端输出的最大值为参考电压Vref。在本发明实施例中，如果所述校 准数模转换器2有8bit，存储在寄存器内，则将所述校准数模转换器2的trimming bit Deal 〈7:0>为10000000即将所述校准数模转换器2的数字控制码Dcal〈7:0>设置为10000000,则 可以得到所述校准数模转换器2的输出电压Vdac为Vref/2即参考电压Vref的一半。
[0059] 步骤102、检测所述比较器3的输出值并记录下输出值。
[0060] 步骤103、将所述主数模转换器1的输出端和所述补偿电容Cc的第一端都悬空，所 述主数模转换器1的输入端接地Vgnd，所述比较器3的第二输入端连接到共模电平Vcm。
[0061] 步骤104、根据所述比较器3的输出值将所述校准数模转换器2的输出值从参考电 压Vref的一半向参考电压Vref方向或者从参考电压Vref的一半向0V方向扫描，直至所述比 较器3的输出值发生翻转，从而得到所述比较器3的失调的校准码。本发明实施例中，参考电 压Vref对应的数字控制码Dcal〈7: 0>为111 111 11，而0V即地Vgnd对应的数字控制码Dcal〈7: 0>为00000000。
[0062] 本发明实施例中，若比较器3的输出大于0,贝ijtrimming bit向Vref (1111，1111)的 方向扫描;若比较器的输出小于〇，贝1Jtrimming bit向Vgnd(0000，0000)的方向扫描;每个时 钟信号Clock的周期内，trimming bit逐次加 1或者逐次减1，同时，检测比较器3的输出；当 比较器的输出电压翻转时（由高变低或者由低变高），记录下此时所述校准数模转换器2的 误差编码Data_0S即所述比较器3的失调的校准码为
[0063]其中Ctotol表示所述主数模转换器1的二进制加权电容阵列101的总电容值，Cc表 示所述补偿电容Cc的电容值，Vos表示所述比较器3的失调值。将所述比较器3的失调的校准 码存在所述校准数模转换器2的寄存器内
为电压信号，存在寄存器内的为 得到该电压信号所需要的数字控制信号。
[0064]本发明实施例中，所述主数模转换器1的位电容失配的校准码通过对逐次逼近型 模数转换器校准电路进行校准得到，校准步骤为：
[0065]步骤201、所述主数模转换器1的输出端和所述补偿电容Cc的第一端都连接所述共 模电平Vcm，所述主数模转换器1的输入端和所述补偿电容Cc的第二端都连接输入电压Vin， 该输入电压Vin大小取为被校准位电容的权重基准电压。本发明实施例中，最高位电容的权 重基准电压为参考电压Vref的一半即Vref/2,之后每降低一位相应的权重基准电压为缩小 一半，即相邻两位中低一位的权重基准电压为对应高一位的权重基准电压的一半。
[0066]步骤202、将所述主数模转换器1的输出端和所述补偿电容Cc的第一端都悬空，所 述主数模转换器1的二进制加权电容阵列101中的被校准位电容的输入端接参考电压Vref， 所述主数模转换器1的二进制加权电容阵列101中被校准位电容之外的电容的输入端都接 地Vgnd，所述比较器3的第二输入端连接到共模电平Vcm;所述补偿电容Cc的第二端连接所 述校准数模转换器2的输出端，所述校准数模转换器2的输出端输出所述比较器3的失调的 校准码和所述被校准位电容的权重基准电压的和。
[0067]步骤203、根据所述比较器3的输出值将所述校准数模转换器2的输出值从当前值 向参考电压Vref方向或者从当前值向0V方向扫描，直至所述比较器3的输出值发生翻转，从 而得到所述主数模转换器1的位电容失配的校准码。和步骤104-样，通过设置数字控制码 Dcal〈7 :0>的值即trimming bit逐次加1或者逐次减1来实现对所述校准数模转换器2的输 出值逐渐改变，最后得到所述主数模转换器1的位电容失配的误差编码Data_CAP即所述主 数模转换器1的位电容失配的校准码，其值为
ChVref表示参考电压Vref，Cc表示 所述补偿电容Cc的电容值，A Ci表示对应位电容的电容偏差值。
[0068] 本发明实施例中，假设ADC为12bit，对高6位电容C1~C6的失配(mismatch)进行校 准，其中C1表示最高位电容，C2表示次高位，依次类推，此处电容编号的增加值和位数降低 值正好对应;Main DAC即所述主数模转换器1的整体电容为Ctotal，为完全二进制加权的电 荷缩放DAC组成，分别为C1~Cl 1，理想的MSB的电容应为Ctotal/2，但实际当中由于工艺偏 差，令MSB到LSB的电容偏差分别为A C1~A C11;则MSB的电容为(Ctotal/2+ A C1)，那么，在 Main DAC中余下的电容总和为(Ctotal/2- A C1)。完成mismatch calibration即电容失配 的校准，可以得到高6位每个电容的mismatch的误差编码
[0069] 本发明实施例中，所述逐次逼近型模数转换器的模数转换包括如下步骤：
[0070] 步骤一、进行采样过程，所述主数模转换器1的输出端和所述补偿电容Cc的第一端 都连接所述共模电平Vcm，所述主数模转换器1的输入端和所述补偿电容Cc的第二端都连接 输入电压Vin。
[0071]步骤二、进行转换过程，转换过程中所述输入电压Vin从MSB到LSB逐次与对应位电 容的权重基准电压进行比较，比较过程中，所述校准数模转换器2根据所对应的控制码实现 对所述比较器3的失调和对应位电容的失配的校准。
[0072] 步骤二中所述输入电压Vin与对应位电容的权重基准电压进行比较包括步骤：
[0073] 步骤21、将所述主数模转换器1的输出端和所述补偿电容Cc的第一端都悬空。
[0074] 步骤22、将所述主数模转换器1的二进制加权电容阵列101中的转换位电容的输入 端接参考电压Vref。
[0075] 位数低于所述转换位电容的各位电容的输入端接地Vgnd。
[0076] 位数高于所述转换位电容的各位电容的输入端按照已经获得的转换值进行设置， 如果已经获得的转换值为1则对应位电容的输入端接参考电压Vref，如果已经获得的转换 值为〇则对应位电容的输入端接参考电压Vref的输入端接地Vgnd。
[0077]所述比较器3的第二输入端连接到共模电平Vcm。
[0078]所述补偿电容Cc的第二端连接所述校准数模转换器2的输出端，所述校准数模转 换器2的输出端输出按照所对应的所述控制码输出；即：
[0080]步骤23、所述比较器3对所述输入电压Vin与对应位电容的权重基准电压进行比较 并输出比较结果从而获得对应位电容的转换值。
[0081 ]对于上述转换步骤，现举例说明如下:本发明实施例中，当ADC转换时，首先进入采 样过程，MAIN DAC所有电容的上极板与VCM连接，下极板与Vin连接，补偿电容的上极板与 VCM连接，下极板与Vin连接。然后进入转换过程，对于逐次逼近的SAR ADC，对于N bit ADC， 输入电压Vin从MSB到LSB逐次与基准电压进行比较，其中MSB和最高位电容Cl对应，LSB和最 低位电容C11对应。对于MSB的比较，Main DAC中MSB电容的下极板接Vref; Main DAC中其余 电容的下极板接Vgnd，得到基准电压为Vref/2,若比较器结果>0,那么，MSB=1，Vin>Vref/ 2 ;若比较器结果〈0，那么，1^8 = 0，￥丨11〈￥代〇2;因此，所有1^111〇4(：的电容上极板悬空， Main DAC中MSB电容的下极板接Vref;Main DAC中其余电容的下极板接Vgnd;补偿电容上极 板悬空，下极板接Calibration DAC即所述校准数模转换器2。Calibration DAC的control bit为原先做校准时存储在寄存器中的误差编码Vdata_OS、Vdata_CAP和权重电压之和，即：
[0083]同时，检测比较器Comparator的输出，并记录下比较器的输出（以此判断MSB = 1或 MSB = 0)〇
[0084] 完成MSB的比较，然后进入对MSB-1的比较，基准电压为Vref/4，但同时需考虑MSB 的影响：
[0085] 若|^8=1，那么基准电压为￥代以2+￥代以4。]\&1111〇4(：中]\^8电容和]\^8-1电容的下 极板接Vref;Main DAC中其余电容的下极板接Vgnd，补偿电容上极板悬空，下极板接 Calibration DACXalibration DAC的control bit即控制码为：
[0087] 若MSB = 0,那么基准电压为Vref/4;Main DAC中MSB-1电容的下极板接Vref ;Main DAC中其余电容的下极板接Vgnd，补偿电容上极板悬空，下极板接Ca 1 ibrat ion DAC。 Calibration DAC的control bit为：
[0089]即除了MSB转换以外，其余每次转换时校准DAC的输出值依赖于上一位转换时比较 器的输出结果。
[0090] 假设对高6位电容C1~C6的mismatch进行校准，依次得到的比较器输出结果为D〈 1:6>，则可以得到校准DAC的输出值为：
[0092]这样就基本消除了比较器失调和高6位电容失配所带来的影响，提高了 ADC的精 度。
[0093]以上通过具体实施例对本发明进行了详细的说明，但这些并非构成对本发明的限 制。在不脱离本发明原理的情况下，本领域的技术人员还可做出许多变形和改进，这些也应 视为本发明的保护范围。
【主权项】
1. 一种逐次逼近型模数转换器校准电路，其特征在于：逐次逼近型模数转换器包括主 数模转换器，校准数模转换器，补偿电容，比较器，数字逻辑电路； 所述主数模转换器为由二进制加权电容阵列组成的电荷缩放型数模转换器； 所述校准数模转换器由电阻串组成的电压缩放型数模转换器； 所述主数模转换器的输出端连接到所述比较器的第一输入端，所述主数模转换器的输 入端通过开关阵列连接输入电压、参考电压和地之中的一个； 所述补偿电容的第一端连接到所述比较器的第一输入端，所述补偿电容的第二端通过 开关连接输入电压、地和所述校准数模转换器的输出端之中的一个； 所述主数模转换器的输出端通过第一开关连接到共模电平，所述比较器的第二输入端 通过第二开关连接到共模电平； 所述比较器的输出端连接到所述数字逻辑电路，所述数字逻辑电路的输出端连接到所 述校准数模转换器； 所述数字逻辑电路通过开关阵列对所述主数模转换器进行控制实现模数转换并通过 所述比较器输出每位转换的位数据； 校准电路由所述校准数模转换器、所述补偿电容、所述比较器和所述数字逻辑电路组 成;所述校准电路用于在模数转换中对所述比较器的失调和所述主数模转换器的对应位电 容的失配进行校准，对所述比较器的失调和所述主数模转换器的对应的位电容的失配进行 校准的校准码存储在存储器中； 模数转换中对应位转换时所述校准数模转换器所对应的控制码为所述比较器的失调 的校准码、转换位电容的失配的校准码和转换位电容的权重基准电压的和加上转换位之前 各位位数据的值和对应位电容的失配的校准码的积的叠加再加上转换位之前各位位数据 的值和对应位电容的权重基准电压的积的叠加； 所述数字逻辑电路通过输出所述控制码到所述校准数模转换器中使所述校准数模转 换器输出校准所需的电压值。2. 如权利要求1所述的逐次逼近型模数转换器校准电路，其特征在于:所述校准电路对 高6位电容的失配进行校准，第7位以下各位电容对应的位数据转换时的控制码采用第6位 电容的位数据转换时的控制码。3. 如权利要求1所述的逐次逼近型模数转换器校准电路，其特征在于:所述主数模转换 器由一段二进制加权电容阵列组成或者由多段二进制加权电容阵列桥接而成。4. 如权利要求1所述的逐次逼近型模数转换器校准电路，其特征在于:所述比较器的失 调的校准码通过对逐次逼近型模数转换器校准电路进行校准得到，校准步骤为： 步骤101、所述主数模转换器的输出端和所述补偿电容的第一端都连接所述共模电平， 所述主数模转换器的输入端接地，所述补偿电容的第二端连接所述校准数模转换器的输出 端，所述校准数模转换器的输出端输出参考电压的一半，所述校准数模转换器的输出端输 出的最大值为参考电压； 步骤102、检测所述比较器的输出值并记录下输出值； 步骤103、将所述主数模转换器的输出端和所述补偿电容的第一端都悬空，所述主数模 转换器的输入端接地，所述比较器的第二输入端连接到共模电平； 步骤104、根据所述比较器的输出值将所述校准数模转换器的输出值从参考电压的一 半向参考电压方向或者从参考电压的一半向ον方向扫描，直至所述比较器的输出值发生翻 转，从而得到所述比较器的失调的校准码。5. 如权利要求1或4所述的逐次逼近型模数转换器校准电路，其特征在于:所述比较器 的失调的校准码为:-a°， +(：e X Vos； LC 其中Ctotol表示所述主数模转换器的二进制加权电容阵列的总电容值，Cc表示所述补 偿电容的电容值，Vos表示所述比较器的失调值。6. 如权利要求4所述的逐次逼近型模数转换器校准电路，其特征在于:所述主数模转换 器的位电容失配的校准码通过对逐次逼近型模数转换器校准电路进行校准得到，校准步骤 为： 步骤201、所述主数模转换器的输出端和所述补偿电容的第一端都连接所述共模电平， 所述主数模转换器的输入端和所述补偿电容的第二端都连接输入电压，该输入电压大小取 为被校准位电容的权重基准电压； 步骤202、将所述主数模转换器的输出端和所述补偿电容的第一端都悬空，所述主数模 转换器的二进制加权电容阵列中的被校准位电容的输入端接参考电压，所述主数模转换器 的二进制加权电容阵列中被校准位电容之外的电容的输入端都接地，所述比较器的第二输 入端连接到共模电平;所述补偿电容的第二端连接所述校准数模转换器的输出端，所述校 准数模转换器的输出端输出所述比较器的失调的校准码和所述被校准位电容的权重基准 电压的和； 步骤203、根据所述比较器的输出值将所述校准数模转换器的输出值从当前值向参考 电压方向或者从当前值向0V方向扫描，直至所述比较器的输出值发生翻转，从而得到所述 主数模转换器的位电容失配的校准码。7. 如权利要求1或6所述的逐次逼近型模数转换器校准电路，其特征在于:所述主数模 转换器的位电容失配的校准码为：-1 X △ Vref表示参考电压，Cc表示所述补偿电容 的电容值，A Ci表示对应位电容的电容偏差值。8. 如权利要求1所述的逐次逼近型模数转换器校准电路，其特征在于:所述逐次逼近型 模数转换器的模数转换包括如下步骤： 步骤一、进行采样过程，所述主数模转换器的输出端和所述补偿电容的第一端都连接 所述共模电平，所述主数模转换器的输入端和所述补偿电容的第二端都连接输入电压； 步骤二、进行转换过程，转换过程中所述输入电压从MSB到LSB逐次与对应位电容的权 重基准电压进行比较，比较过程中，所述校准数模转换器根据所对应的控制码实现对所述 比较器的失调和对应位电容的失配的校准。9. 如权利要求1所述的逐次逼近型模数转换器校准电路，其特征在于:步骤二中所述输 入电压与对应位电容的权重基准电压进行比较包括步骤： 步骤21、将所述主数模转换器的输出端和所述补偿电容的第一端都悬空； 步骤22、将所述主数模转换器的二进制加权电容阵列中的转换位电容的输入端接参考 电压； 位数低于所述转换位电容的各位电容的输入端接地； 位数高于所述转换位电容的各位电容的输入端按照已经获得的转换值进行设置，如果 已经获得的转换值为1则对应位电容的输入端接参考电压，如果已经获得的转换值为0则对 应位电容的输入端接参考电压的输入端接地； 所述比较器的第二输入端连接到共模电平； 所述补偿电容的第二端连接所述校准数模转换器的输出端，所述校准数模转换器的输 出端输出按照所对应的所述控制码输出； 步骤23、所述比较器对所述输入电压与对应位电容的权重基准电压进行比较并输出比 较结果从而获得对应位电容的转换值。
【文档编号】H03M1/10GK105959006SQ201610268931
【公开日】2016年9月21日
【申请日】2016年4月27日
【发明人】唐成伟
【申请人】上海华虹宏力半导体制造有限公司