一种基于FinFET器件绝热PAL-2N结构型JK触发器的制造方法
【专利摘要】本发明公开了一种基于FinFET器件绝热PAL?2N结构型JK触发器，包括第一P型FinFET管、第二P型FinFET管、第三P型FinFET管、第四P型FinFET管、第一N型FinFET管、第二N型FinFET管、第三N型FinFET管、第四N型FinFET管、第五N型FinFET管、第六N型FinFET管、第七N型FinFET管、第八N型FinFET管、第九N型FinFET管、第十N型FinFET管和第十一N型FinFET管；优点是本发明的绝热PAL?2N结构型JK触发器在不影响电路性能的情况下，减少了FinFET管的数量，电路面积显著减少、延时、功耗和功耗延时积显著降低。
【专利说明】
-种基于F i nFET器件绝热PAL-2N结构型JK触发器
技术领域
[0001] 本发明设及一种基于Fin阳T器件的JK触发器，尤其是设及一种基于Fin阳T器件绝 热PAk2N结构型JK触发器。
【背景技术】
[0002] JK触发器是数字电路系统中不可缺少的基本时序电路，在数字电路系统具有重要 的位置。绝热EC化电路为采用双输入双输出的差分结构，现有的性能较好的JK触发器通常 采用EC化电路结构实现，目前我们将使用绝热EC化电路结构实现的JK触发器称为绝热EC化 结构型JK触发器。
[0003] 随着VI化技术的不断进步，数字电路系统的运行速度不断提高，对JK触发器的速 度的要求也越来越高。FinFET管(罐式场效晶体管，Fin Field-Effect Transistor)是一种 互补式金氧半导体(CMOS)晶体管，具有高速、低功耗和面积小等优点，目前已应用于绝热 EC化结构型JK触发器的设计领域。现有的基于FinFET器件绝热EC化结构型JK触发器的电路 图如图1所示，该基于FinFET器件绝热EC化结构型JK触发器由S个电路结构相同的反相器 (Fl、F2和F3)、两个P型Fin阳T管和8个N型FinFET管组成，其中每个反相器由两个P型Fin阳T 管和2个N型Fin阳T管组成。现有的基于Fin阳T器件绝热EC化结构型JK触发器通过四个时钟 信号(CLK1、化K2、化K3和化K4)控制器工作过程并且为其提供能量。现有的基于Fin阳T器件 绝热EC化结构型JK触发器中反相器的符号图如图2(a)所示;现有的基于FinFET器件绝热 EC化结构型JK触发器中反相器的电路图如图2(b)所示;现有的基于FinFET器件绝热EC化结 构型JK触发器中反相器接入的功率时钟信号的波形图如图3所示。
[0004] 但是，现有的基于FinFET器件绝热EC化结构型JK触发器存在W下问题:现有的基 于FinFET器件绝热EC化结构型JK触发器采用22个Fin阳T管来实现JK触发器功能，Fin阳T管 数量较多，并且其内含有的P型FinFET管由于阔值电压的存在，使得能量在预充电阶段和求 值阶段不能都得W全部释放或回收，部分能量消耗在电阻上，W热能的形式损耗了，而且其 输出节点悬空又会造成了一定能量损耗，由此导致现有的基于FinFET器件绝热EC化结构型 JK触发器电路面积、延时、功耗和功耗延时积均较大。
[0005] 鉴此，设计一种电路面积、延时、功耗和功耗延时积均较小的基于FinFET器件绝热 PAk2N结构型JK触发器具有重要意义。
【发明内容】
[0006] 本发明所要解决的技术问题是提供一种电路面积、延时、功耗和功耗延时积均较 小的基于Fin阳T器件绝热PAk2N结构型JK触发器。
[0007] 本发明解决上述技术问题所采用的技术方案为:一种基于FinFET器件绝热PAk2N 结构型JK触发器，包括第一 P型FinFET管、第二P型FinFET管、第SP型FinFET管、第四P型 FinFET管、第一N型Fin阳T管、第二N型FinFET管、第SN型Fin阳T管、第四N型FinFET管、第五 N型FinFET管、第六N型Fin阳T管、第屯N型FinFET管、第八N型FinFET管、第九N型FinFET管、 第十N型FinFET管和第^^一N型FinFET管;所述的第一 P型FinFET管的源极、所述的第二P型 FinFET管的源极、所述的第SN型Fin阳T管的源极、所述的第四N型Fin阳T管的源极、所述的 第五N型FinFET管的源极、所述的第六N型FinFET管的源极和所述的第屯N型FinFET管的源 极连接且其连接端为所述的绝热PAk2N结构型JK触发器的第一时钟信号输入端，所述的绝 热PAレ2N结构型化触发器的第一时钟信号输入端接入幅值电平对应逻辑1的第一时钟信 号，所述的第SP型FinFET管的源极、所述的第四P型FinFET管的源极、所述的第十N型 尸王证61'管的源极和所述的第^^一N型FinFET管的源极连接且其连接端为所述的绝热PAk2N 结构型JK触发器的第二时钟信号输入端，所述的绝热PAk2N结构型JK触发器的第二时钟信 号输入端接入幅值电平对应逻辑1的第二时钟信号，所述的第二时钟信号和所述的第一时 钟信号的相位相差180度，所述的第一 P型FinFET管的漏极、所述的第二P型FinFET管的前 栅、所述的第二P型FinFET管的背栅、所述的第一 N型FinFET管的漏极、所述的第二N型 FinFET管的前栅、所述的第二N型FinFET管的背栅、所述的第SN型FinFET管的漏极、所述的 第四N型FinFET管的漏极、所述的第十N型FinFET管的前栅和所述的第十N型FinFET管的背 栅连接且其连接端为所述的绝热PAレ2N结构型化触发器的第一输入端，所述的第二P型 FinFET管的漏极、所述的第一 P型FinFET管的前栅、所述的第一 P型FinFET管的背栅、所述的 第二N型FinFET管的漏极、所述的第五N型FinFET管的漏极、所述的第六N型FinFET管的漏 极、所述的第屯N型FinFET管的漏极、所述的第一 N型FinFET管的前栅、所述的第一 N型 尸山。61'管的背栅、所述的第^^一N型FinFET管的前栅和所述的第^^一N型FinFET管的背栅连 接，所述的第SP型FinFET管的漏极、所述的第四P型FinFET管的前栅、所述的第四P型 FinFET管的背栅、所述的第十N型FinFET管的漏极、所述的第九N型FinFET管的前栅、所述的 第九N型FinFET管的背栅、所述的第八N型FinFET管的漏极、所述的第四N型FinFET管的背栅 和所述的第六N型FinFET管的背栅连接，所述的第四P型FinFET管的漏极、所述的第SP型 尸王证61'管的前栅、所述的第^?型。1证61'管的背栅、所述的第^^一N型FinFET管的漏极、所述 的第八N型FinFET管的前栅、所述的第八N型FinFET管的背栅、所述的第九N型FinFET管的漏 极、所述的第SN型Fin阳T管的背栅和所述的第屯N型FinFET管的背栅连接，所述的第一 N型 FinFET管的源极、所述的第二N型FinFET管的源极、所述的第八N型FinFET管的源极和所述 的第九N型FinFET管的源极接地，所述的第SN型FinFET管的前栅为所述的绝热PAk2N结构 型JK触发器的第一输入端，所述的第五N型FinFET管的前栅和所述的第六N型FinFET管的前 栅连接且其连接端为所述的绝热PAレ2N结构型化触发器的第二输入端，所述的第四N型 FinFET管的前栅为所述的绝热PAk2N结构型JK触发器的第二反相输入端，所述的第五N型 FinFET管的背栅和所述的第屯N型FinFET管的前栅连接且其连接端为所述的绝热PAk2N结 构型JK触发器的第一反相输入端;所述的第一 P型FinFET管、所述的第二P型FinFET管、所述 的第SP型Fin阳T管和所述的第四P型FinFET管的罐的个数为2,所述的第一 N型Fin阳T管、 所述的第二N型Fin阳T管、所述的第SN型Fin阳T管、所述的第四N型FinFET管、所述的第五N 型FinFET管、所述的第六N型Fin阳T管、所述的第屯N型FinFET管、所述的第八N型Fin阳T管、 所述的第九N型FinFET管、所述的第十N型FinFET管和所述的第^^一N型FinFET管的罐的个 数为1。
[000引所述的第SN型FinFET管、所述的第四N型FinFET管、所述的第五N型FinFET管、所 述的第六N型FinFET管和所述的第屯N型FinFET管为高阔值管，所述的第一 P型FinFET管、所 述的第二P型Fin阳T管、所述的第SP型FinFET管、所述的第四P型Fin阳T管、所述的第一 N型 FinFET管、所述的第二N型Fin阳T管、所述的第八N型Fin阳T管、所述的第九N型FinFET管、所 述的第十N型FinFET管和所述的第^^一N型FinFET管为低阔值管。
[0009] 所述的第SN型FinFET管、所述的第四N型FinFET管、所述的第五N型FinFET管、所 述的第六N型FinFET管和所述的第屯N型FinFET管的阔值为0.6V，所述的第一 P型FinFET管、 所述的第二P型Fin阳T管、所述的第SP型Fin阳T管、所述的第四P型FinFET管、所述的第一 N 型FinFET管、所述的第二N型Fin阳T管、所述的第八N型FinFET管、所述的第九N型Fin阳T管、 所述的第十N型FinFET管和所述的第^^一N型FinFET管的阔值为0.1 V。
[0010] 与现有技术相比，本发明的优点在于通过第一 P型FinFET管、第二P型FinFET管、第 SP 型 FinFET 管、第四P 型 FinFET 管、第一 N 型 FinFET 管、第二 N 型 FinFET 管、第 SN 型 FinFET 管、第四N型FinFET管、第五N型FinFET管、第六N型FinFET管、第屯N型FinFET管、第八N型 FinFET管、第九N型Fin阳T管、第十N型FinFET管和第^-一N型FinFET管构造绝热PAk2N结构 型JK触发器，第一 P型Fin阳T管的源极、第二P型FinFET管的源极、第SN型Fin阳T管的源极、 第四N型FinFET管的源极、第五N型FinFET管的源极、第六N型FinFET管的源极和第屯N型 FinFET管的源极接入幅值电平对应逻辑1的第一时钟信号，第SP型FinFET管的源极、第四P 型FinFET管的源极、第十N型FinFET管的源极和第^^一N型FinFET管的源极接入幅值电平对 应逻辑1的第二时钟信号，第二时钟信号和第一时钟信号的相位相差180度，由此，用于求值 的几个FinFET管分别与第一时钟信号和第二时钟信号连接，使得在第一功率时钟信号和第 二功率时钟信号的预充求值阶段或能量回收阶段，第一 P型FinFET管、第SN型FinFET管和 第四N型Fin阳T管构成的传输口与第二P型FinFET管、第五N型FinFET管、第六N型FinFET管 和第屯N型FinFET管构成的传输口，能量得到更好的充电或回收，减少了因第一P型FinFET 管和第二P型FinFET管的阔值电压引起的能耗损失；绝热PAk2N结构型JK触发器的输出端 通过第一 N型Fin阳T管，绝热PAk2N结构型JK触发器的反相输出端通过第二N型Fin阳T管接 地，避免了输出端或反相输出端悬空而造成的能量损耗;本发明的绝热PAk2N结构型JK触 发器的电路结构与差分逻辑结构相似，使用了双轨输入双轨输出，第SN型FinFET管和第四 N型FinFET管构成的下拉网络、第五N型Fin阳T管、第六N型FinFET管和第屯N型FinFET管构 成的下拉网络交替工作，实现差分输出，消除静态功耗，不需要额外加反相器得到相反的逻 辑输出，进一步减少了FinFET管的数量；由此，本发明的绝热PAk2N结构型JK触发器在不影 响电路性能的情况下，电路面积、延时、功耗和功耗延时积均较小，实验验证，本发明的绝热 PAk2N结构型JK触发器相对于现有的绝热EC化结构型JK触发器，电路面积显著减少、延时、 功耗和功耗延时积显著降低；
[0011] 当第SN型Fin阳T管、第四N型Fin阳T管、第五N型FinFET管、第六N型Fin阳T管和第 屯N型Fin阳T管为高阔值管，第一P型Fin阳T管、第二P型FinFET管、第SP型Fin阳T管、第四P 型FinFET管、第一N型Fin阳T管、第二N型FinFET管、第八N型Fin阳T管、第九N型Fin阳T管、第 十N型FinFET管和第十一N型FinFET管为低阔值管时，该电路采用低阔值管和高阔值管相结 合的方式，低阔值管可W提高JK触发器的工作速度，进一步降低电路延时，高阔值来进一步 降低漏功耗；
[0012] 当第SN型Fin阳T管、第四N型Fin阳T管、第五N型FinFET管、第六N型Fin阳T管和第 屯N型Fin阳T管的阔值为0.6V，第一P型FinFET管、第二P型FinFET管、第SP型FinFET管、第 四P型FinFET管、第一 N型FinFET管、第二N型FinFET管、第八N型FinFET管、第九N型FinFET 管、第十N型FinFET管和第^^一N型FinFET管的阔值为O. IV时，可W使JK触发器处于最佳工 作状态。
【附图说明】
[001引图巧现有的基于FinFET器件绝热ECRL结构型JK触发器的电路图；
[0014]图2(a)为现有的基于FinFET器件绝热EC化结构型JK触发器中反相器的符号图；
[001引图2(b)为现有的基于FinFET器件绝热ECRL结构型JK触发器中反相器的电路图； [0016]图3为现有的基于FinFET器件绝热EC化结构型JK触发器中反相器接入的功率时钟 信号的波形图；
[0017]图4为本发明的基于FinFET器件绝热PAk2N结构型化触发器的电路图；
[0018]图5为本发明的基于FinFET器件绝热PAk2N结构型JK触发器接入的功率时钟的波 形图；
[0019] 图6为在超阔值电压（0.8V)下，现有的基于FinFET器件绝热EC化结构型JK触发器 基于BSIMIMG标准工艺的仿真波形图；
[0020] 图7为在标准电压（IV)下，现有的基于FinFET器件绝热EC化结构型JK触发器基于 BSIMIMG标准工艺的仿真波形图；
[0021] 图8为在超阔值电压(0.8V)下，本发明的基于FinFET器件绝热PAk2N结构型JK触 发器基于BSIMIMG标准工艺的仿真波形图；
[0022] 图9为在标准电压（IV)下，本发明的基于FinFET器件绝热PAk2N结构型JK触发器 基于BSIMIMG标准工艺的仿真波形图。
【具体实施方式】
[0023] W下结合附图实施例对本发明作进一步详细描述。
[0024] 实施例一：如图4所示，一种基于FinFET器件绝热PAk2N结构型JK触发器，包括第 一P型Fin阳T管Pl、第二P型Fin阳T管P2、第SP型Fin阳T管P3、第四P型FinFET管P4、第一N型 FinFET管Nl、第二N型FinFET管N2、第SN型FinFET管N3、第四N型FinFET管N4、第五N型 FinFET管N5、第六N型FinFET管N6、第屯N型FinFET管N7、第八N型FinFET管N8、第九N型 Fin阳T管N9、第十N型Fin阳T管N10和第^-一N型FinFET管Nll;第一P型Fin阳T管Pl的源极、 第二P型Fin阳T管P2的源极、第SN型Fin阳T管N3的源极、第四N型Fin阳T管M的源极、第五N 型Fin阳T管N5的源极、第六N型Fin阳T管N6的源极和第屯N型Fin阳T管N7的源极连接且其连 接端为绝热PAk2N结构型JK触发器的第一时钟信号Clkl输入端，绝热PAk2N结构型JK触发 器的第一时钟信号Clkl输入端接入幅值电平对应逻辑1的第一时钟信号Clkl,第=P型 FinFET管P3的源极、第四P型FinFET管P4的源极、第十N型FinFET管N10的源极和第^^一N型 FinFET管Nll的源极连接且其连接端为绝热PAk2N结构型JK触发器的第二时钟信号C化2输 入端，绝热PAk2N结构型JK触发器的第二时钟信号clk2输入端接入幅值电平对应逻辑1的 第二时钟信号clk2,第二时钟信号clk2和第一时钟信号Clkl的相位相差180度，第一 P型 FinFET管Pl的漏极、第二P型FinFET管P2的前栅、第二P型FinFET管P2的背栅、第一 N型 FinFET管Nl的漏极、第二N型FinFET管N2的前栅、第二N型FinFET管N2的背栅、第SN型 FinFET管N3的漏极、第四N型FinFET管M的漏极、第十N型FinFET管Nio的前栅和第十N型 FinFET管NlO的背栅连接且其连接端为绝热PAk2N结构型JK触发器的第一输入端，第二P型 FinFET管P2的漏极、第一 P型FinFET管Pl的前栅、第一 P型FinFET管Pl的背栅、第二N型 FinFET管N2的漏极、第五N型FinFET管N5的漏极、第六N型FinFET管N6的漏极、第屯N型 尸王祀61'管^的漏极、第一N型FinFET管Nl的前栅、第一N型FinFET管Nl的背栅、第^^一N型 尸王姑61'管化1的前栅和第^^一N型FinFET管Nl 1的背栅连接，第SP型FinFET管P3的漏极、第 四P型FinFET管P4的前栅、第四P型Fin阳T管P4的背栅、第十N型FinFET管NlO的漏极、第九N 型FinFET管N9的前栅、第九N型FinFET管N9的背栅、第八N型FinFET管N8的漏极、第四N型 FinFET管M的背栅和第六N型FinFET管N6的背栅连接，第四P型Fin阳T管P4的漏极、第SP型 尸王姑61'管？3的前栅、第^?型。1姑61'管？3的背栅、第^^一N型FinFET管Nll的漏极、第八N型 FinFET管N8的前栅、第八N型FinFET管N8的背栅、第九N型FinFET管N9的漏极、第SN型 FinFET管N3的背栅和第屯N型FinFET管N7的背栅连接，第一 N型Fin阳T管Nl的源极、第二N型 FinFET管N2的源极、第八N型FinFET管N8的源极和第九N型Fin阳T管N9的源极接地，第SN型 FinFET管N3的前栅为绝热PAk2N结构型JK触发器的第一输入端，第五N型FinFET管N5的前 栅和第六N型FinFET管N6的前栅连接且其连接端为绝热PAk2N结构型JK触发器的第二输入 端，第四N型FinFET管M的前栅为绝热PAk2N结构型JK触发器的第二反相输入端，第五N型 FinFET管N5的背栅和第屯N型FinFET管N7的前栅连接且其连接端为绝热PAk2N结构型JK触 发器的第一反相输入端；第一 P型FinFET管PU第二P型FinFET管P2、第SP型FinFET管P3和 第四P型FinFET管P4的罐的个数为2,第一N型FinFET管Nl、第二N型FinFET管N2、第SN型 FinFET管N3、第四N型FinFET管N4、第五N型FinFET管N5、第六N型FinFET管N6、第屯N型 Fin阳T管N7、第八N型Fin阳T管N8、第九N型Fin阳T管N9、第十N型FinFET管N10和第^-一N型 FinFET管Nl 1的罐的个数为1。
[0025] 本实施例中，绝热PAk2N结构型JK触发器接入的功率时钟的波形图如图5所示。
[0026] 实施例二：如图4所示，一种基于FinFET器件绝热PAk2N结构型JK触发器，包括第 一P型Fin阳T管Pl、第二P型Fin阳T管P2、第SP型Fin阳T管P3、第四P型FinFET管P4、第一N型 FinFET管Nl、第二N型FinFET管N2、第SN型FinFET管N3、第四N型FinFET管N4、第五N型 FinFET管N5、第六N型FinFET管N6、第屯N型FinFET管N7、第八N型FinFET管N8、第九N型 Fin阳T管N9、第十N型Fin阳T管N10和第^-一N型FinFET管Nll;第一P型Fin阳T管Pl的源极、 第二P型Fin阳T管P2的源极、第SN型Fin阳T管N3的源极、第四N型Fin阳T管M的源极、第五N 型Fin阳T管N5的源极、第六N型Fin阳T管N6的源极和第屯N型Fin阳T管N7的源极连接且其连 接端为绝热PAk2N结构型JK触发器的第一时钟信号Clkl输入端，绝热PAk2N结构型JK触发 器的第一时钟信号Clkl输入端接入幅值电平对应逻辑1的第一时钟信号Clkl,第=P型 FinFET管P3的源极、第四P型FinFET管P4的源极、第十N型FinFET管N10的源极和第^^一N型 FinFET管Nll的源极连接且其连接端为绝热PAk2N结构型JK触发器的第二时钟信号C化2输 入端，绝热PAk2N结构型JK触发器的第二时钟信号clk2输入端接入幅值电平对应逻辑1的 第二时钟信号clk2,第二时钟信号clk2和第一时钟信号Clkl的相位相差180度，第一 P型 FinFET管Pl的漏极、第二P型FinFET管P2的前栅、第二P型FinFET管P2的背栅、第一 N型 FinFET管Nl的漏极、第二N型FinFET管N2的前栅、第二N型FinFET管N2的背栅、第SN型 FinFET管N3的漏极、第四N型FinFET管M的漏极、第十N型FinFET管NlO的前栅和第十N型 FinFET管Nio的背栅连接且其连接端为绝热PAk2N结构型JK触发器的第一输入端，第二P型 FinFET管P2的漏极、第一 P型FinFET管Pl的前栅、第一 P型FinFET管Pl的背栅、第二N型 FinFET管N2的漏极、第五N型FinFET管N5的漏极、第六N型FinFET管N6的漏极、第屯N型 尸王祀61'管^的漏极、第一N型FinFET管Nl的前栅、第一N型FinFET管Nl的背栅、第^^一N型 尸王姑61'管化1的前栅和第^^一N型FinFET管Nl 1的背栅连接，第SP型FinFET管P3的漏极、第 四P型FinFET管P4的前栅、第四P型Fin阳T管P4的背栅、第十N型FinFET管NlO的漏极、第九N 型FinFET管N9的前栅、第九N型FinFET管N9的背栅、第八N型FinFET管N8的漏极、第四N型 FinFET管M的背栅和第六N型FinFET管N6的背栅连接，第四P型Fin阳T管P4的漏极、第SP型 尸王姑61'管？3的前栅、第^?型。1姑61'管？3的背栅、第^^一N型FinFET管Nll的漏极、第八N型 FinFET管N8的前栅、第八N型FinFET管N8的背栅、第九N型FinFET管N9的漏极、第SN型 FinFET管N3的背栅和第屯N型FinFET管N7的背栅连接，第一 N型Fin阳T管Nl的源极、第二N型 FinFET管N2的源极、第八N型FinFET管N8的源极和第九N型Fin阳T管N9的源极接地，第SN型 FinFET管N3的前栅为绝热PAk2N结构型JK触发器的第一输入端，第五N型FinFET管N5的前 栅和第六N型FinFET管N6的前栅连接且其连接端为绝热PAk2N结构型JK触发器的第二输入 端，第四N型FinFET管M的前栅为绝热PAk2N结构型JK触发器的第二反相输入端，第五N型 FinFET管N5的背栅和第屯N型FinFET管N7的前栅连接且其连接端为绝热PAk2N结构型JK触 发器的第一反相输入端；第一 P型FinFET管PU第二P型FinFET管P2、第SP型FinFET管P3和 第四P型FinFET管P4的罐的个数为2,第一N型FinFET管Nl、第二N型FinFET管N2、第SN型 FinFET管N3、第四N型FinFET管N4、第五N型FinFET管N5、第六N型FinFET管N6、第屯N型 Fin阳T管N7、第八N型Fin阳T管N8、第九N型Fin阳T管N9、第十N型FinFET管N10和第^-一N型 FinFET管Nl 1的罐的个数为1。
[0027] 本实施例中，第SN型FinFET管N3、第四N型Fin阳T管M、第五N型FinFET管N5、第六 N型FinFET管N6和第屯N型FinFET管N7为高阔值管，第一P型FinFET管Pl、第二P型Fin阳T管 P2、第SP型Fin阳T管P3、第四P型FinFET管P4、第一 N型FinFET管Nl、第二N型Fin阳T管N2、第 八N型FinFET管N8、第九N型Fin阳T管N9、第十N型Fin阳T管N10和第^-一N型FinFET管Nl 1为 低阔值管。
[0028] 本实施例中，绝热PAk2N结构型JK触发器接入的功率时钟的波形图如图5所示。
[0029] 实施例如图4所示，一种基于FinFET器件绝热PAk2N结构型JK触发器，包括第 一P型Fin阳T管Pl、第二P型Fin阳T管P2、第SP型Fin阳T管P3、第四P型FinFET管P4、第一N型 FinFET管Nl、第二N型FinFET管N2、第SN型FinFET管N3、第四N型FinFET管N4、第五N型 FinFET管N5、第六N型FinFET管N6、第屯N型FinFET管N7、第八N型FinFET管N8、第九N型 Fin阳T管N9、第十N型Fin阳T管N10和第^-一N型FinFET管Nll;第一P型Fin阳T管Pl的源极、 第二P型Fin阳T管P2的源极、第SN型Fin阳T管N3的源极、第四N型Fin阳T管M的源极、第五N 型Fin阳T管N5的源极、第六N型Fin阳T管N6的源极和第屯N型Fin阳T管N7的源极连接且其连 接端为绝热PAk2N结构型JK触发器的第一时钟信号Clkl输入端，绝热PAk2N结构型JK触发 器的第一时钟信号Clkl输入端接入幅值电平对应逻辑1的第一时钟信号Clkl,第=P型 FinFET管P3的源极、第四P型FinFET管P4的源极、第十N型FinFET管N10的源极和第^^一N型 FinFET管Nll的源极连接且其连接端为绝热PAk2N结构型JK触发器的第二时钟信号C化2输 入端，绝热PAk2N结构型JK触发器的第二时钟信号clk2输入端接入幅值电平对应逻辑1的 第二时钟信号clk2,第二时钟信号clk2和第一时钟信号Clkl的相位相差180度，第一 P型 FinFET管Pl的漏极、第二P型FinFET管P2的前栅、第二P型FinFET管P2的背栅、第一 N型 FinFET管Nl的漏极、第二N型FinFET管N2的前栅、第二N型FinFET管N2的背栅、第SN型 FinFET管N3的漏极、第四N型FinFET管M的漏极、第十N型FinFET管NlO的前栅和第十N型 FinFET管NlO的背栅连接且其连接端为绝热PAk2N结构型JK触发器的第一输入端，第二P型 FinFET管P2的漏极、第一 P型FinFET管Pl的前栅、第一 P型FinFET管Pl的背栅、第二N型 FinFET管N2的漏极、第五N型FinFET管N5的漏极、第六N型FinFET管N6的漏极、第屯N型 尸王祀61'管^的漏极、第一N型FinFET管Nl的前栅、第一N型FinFET管Nl的背栅、第^^一N型 尸王姑61'管化1的前栅和第^^一N型FinFET管Nl 1的背栅连接，第SP型FinFET管P3的漏极、第 四P型FinFET管P4的前栅、第四P型Fin阳T管P4的背栅、第十N型FinFET管NlO的漏极、第九N 型FinFET管N9的前栅、第九N型FinFET管N9的背栅、第八N型FinFET管N8的漏极、第四N型 FinFET管M的背栅和第六N型FinFET管N6的背栅连接，第四P型Fin阳T管P4的漏极、第SP型 尸王姑61'管？3的前栅、第^?型。1姑61'管？3的背栅、第^^一N型FinFET管Nll的漏极、第八N型 FinFET管N8的前栅、第八N型FinFET管N8的背栅、第九N型FinFET管N9的漏极、第SN型 FinFET管N3的背栅和第屯N型FinFET管N7的背栅连接，第一 N型Fin阳T管Nl的源极、第二N型 FinFET管N2的源极、第八N型FinFET管N8的源极和第九N型Fin阳T管N9的源极接地，第SN型 FinFET管N3的前栅为绝热PAk2N结构型JK触发器的第一输入端，第五N型FinFET管N5的前 栅和第六N型FinFET管N6的前栅连接且其连接端为绝热PAk2N结构型JK触发器的第二输入 端，第四N型FinFET管M的前栅为绝热PAk2N结构型JK触发器的第二反相输入端，第五N型 FinFET管N5的背栅和第屯N型FinFET管N7的前栅连接且其连接端为绝热PAk2N结构型JK触 发器的第一反相输入端；第一 P型FinFET管PU第二P型FinFET管P2、第SP型FinFET管P3和 第四P型FinFET管P4的罐的个数为2,第一N型FinFET管Nl、第二N型FinFET管N2、第SN型 FinFET管N3、第四N型FinFET管N4、第五N型FinFET管N5、第六N型FinFET管N6、第屯N型 Fin阳T管N7、第八N型Fin阳T管N8、第九N型Fin阳T管N9、第十N型FinFET管N10和第^-一N型 FinFET管Nl 1的罐的个数为1。
[0030] 本实施例中，第SN型FinFET管N3、第四N型Fin阳T管M、第五N型FinFET管N5、第六 N型FinFET管N6和第屯N型FinFET管N7的阔值为0.6V，第一P型FinFET管Pl、第二P型FinFET 管P2、第SP型Fin阳T管P3、第四P型Fin阳T管P4、第一N型FinFET管Nl、第二N型FinFET管N2、 第八N型FinFET管N8、第九N型FinFET管N9、第十N型FinFET管N10和第^-一N型Fin阳T管Nll 的阔值为0.1 V。
[0031 ]本实施例中，绝热PAk2N结构型JK触发器接入的功率时钟的波形图如图5所示。 [0032]为了验证本发明的基于FinFET器件绝热PA^2N结构型化触发器的优越性，在 BSIMIMG标准工艺下，电路的输入频率为100MHz、400MHz、800MHz和IG化的条件下，使用电路 仿真工具服PICE对本发明的基于FinFET器件绝热PAk2N结构型JK触发器和图1所示的现有 的基于Fin阳T器件绝热EC化结构型JK触发器的性能进行仿真对比，其中，BSIMIMG工艺库对 应的电源标准电压为1V。在超阔值电压(0.8V)下，现有的基于FinFET器件绝热EC化结构型 JK触发器基于BSIMIMG标准工艺的仿真波形图如图6所示，在标准电压（IV)下，现有的基于 FinFET器件绝热EC化结构型JK触发器基于BSIMIMG标准工艺的仿真波形图如图7所示，在超 阔值电压(0.8V)下，本发明的基于FinFET器件绝热PAk2N结构型JK触发器基于BSIMIMG标 准工艺的仿真波形图如图8所示，在标准电压（IV)下，本发明的基于FinFET器件绝热PAk2N 结构型JK触发器基于BSIMIMG标准工艺的仿真波形图如图9所示。
[0033] 表1为在BSIMIMG标准工艺，输入频率为IOOM化下本发明的基于FinFET器件绝热 PAk2N结构型JK触发器与现有的基于FinFET器件绝热EC化结构型JK触发器在IOns-IOOns 时间段内性能比较。
[0034] 表 1 [OOWl
[0036] 从表1中可W得出：本发明的基于FinFET器件绝热PAk2N结构型JK触发器与现有 的基于FinFET器件绝热EC化结构型JK触发器相比，晶体管数量减少7,延时降低54%，平均 总功耗降低了26%功耗延时积降低了66%。
[0037] 表2为在BSIMIMG标准工艺，输入频率为400M化下本发明的基于FinFET器件绝热 PAk2N结构型JK触发器与现有的基于FinFET器件绝热EC化结构型JK触发器在IOns-IOOns 时间段内性能比较。
[00；3引 表2
[0039]
[0040] 从表2中可W得出：本发明的基于FinFET器件绝热PAk2N结构型JK触发器与现有 的基于FinFET器件绝热EC化结构型JK触发器相比，晶体管数量减少7,延时降低54%，平均 总功耗降低了31 %功耗延时积降低了68%。
[0041 ] 表3为在BSIMIMG标准工艺，输入频率为800MHz下发明的基于FinFET器件绝热PAk 2N结构型JK触发器与现有的基于Fin阳T器件绝热EC化结构型JK触发器在IOns-IOOns时间 段内性能比较。
[0042]表 3
[0043]
[0044] 从表3中可W得出：本发明的基于FinFET器件绝热PAk2N结构型JK触发器与现有 的基于FinFET器件绝热EC化结构型JK触发器相比，晶体管数量减少7,延时降低54%，平均 总功耗降低了 34 %功耗延时积降低了 69 %
[0045] 表4为在BSIMIMG标准工艺，输入频率为IGHz下本发明的基于FinFET器件绝热PAk 2N结构型JK触发器与现有的基于FinFET器件绝热EC化结构型JK触发器在IOns-IOOns时间 段内性能比较。
[0046] 表 4
[00川
[004引从表4中可W得出：本发明的基于FinFET器件绝热PAk2N结构型JK触发器与现有 的基于FinFET器件绝热EC化结构型JK触发器相比，晶体管数量减少7,延时降低54%，平均 总功耗降低了 11 %功耗延时积降低了 71 %
[0049]由上述的比较数据可见，在不影响电路性能的前提下，本发明的基于FinFET器件 绝热PA^2N结构型化触发器与现有的基于FinFET器件绝热EC化结构型化触发器相比， FinFET管的数量减少了 7个，面积显著减少，延时、功耗和功耗延时积得到显著优化。
【主权项】
1. 一种基于FinFET器件绝热PAL-2N结构型JK触发器，其特征在于包括第一 P型FinFET 管、第二P型FinFET管、第三P型FinFET管、第四P型FinFET管、第一 N型FinFET管、第二N型 FinFET管、第三N型FinFET管、第四N型FinFET管、第五N型FinFET管、第六N型FinFET管、第七 N型FinFET管、第八N型FinFET管、第九N型FinFET管、第十N型FinFET管和第^-一N型FinFET 管； 所述的第一 P型FinFET管的源极、所述的第二P型FinFET管的源极、所述的第三N型 FinFET管的源极、所述的第四N型FinFET管的源极、所述的第五N型FinFET管的源极、所述的 第六N型FinFET管的源极和所述的第七N型FinFET管的源极连接且其连接端为所述的绝热 PAL-2N结构型JK触发器的第一时钟信号输入端，所述的绝热PAL-2N结构型JK触发器的第一 时钟信号输入端接入幅值电平对应逻辑1的第一时钟信号，所述的第三P型FinFET管的源 极、所述的第四P型FinFET管的源极、所述的第十N型FinFET管的源极和所述的第十一 N型 FinFET管的源极连接且其连接端为所述的绝热PAL-2N结构型JK触发器的第二时钟信号输 入端，所述的绝热PAL-2N结构型JK触发器的第二时钟信号输入端接入幅值电平对应逻辑1 的第二时钟信号，所述的第二时钟信号和所述的第一时钟信号的相位相差180度，所述的第 一P型FinFET管的漏极、所述的第二P型FinFET管的前栅、所述的第二P型FinFET管的背栅、 所述的第一 N型FinFET管的漏极、所述的第二N型FinFET管的前栅、所述的第二N型FinFET管 的背栅、所述的第三N型FinFET管的漏极、所述的第四N型FinFET管的漏极、所述的第十N型 FinFET管的前栅和所述的第十N型FinFET管的背栅连接且其连接端为所述的绝热PAL-2N结 构型JK触发器的第一输入端，所述的第二P型FinFET管的漏极、所述的第一 P型FinFET管的 前栅、所述的第一 P型FinFET管的背栅、所述的第二N型FinFET管的漏极、所述的第五N型 FinFET管的漏极、所述的第六N型FinFET管的漏极、所述的第七N型FinFET管的漏极、所述的 第一 N型FinFET管的前栅、所述的第一 N型FinFET管的背栅、所述的第^^一N型FinFET管的前 栅和所述的第十一N型FinFET管的背栅连接，所述的第三P型FinFET管的漏极、所述的第四P 型FinFET管的前栅、所述的第四P型FinFET管的背栅、所述的第十N型FinFET管的漏极、所述 的第九N型FinFET管的前栅、所述的第九N型FinFET管的背栅、所述的第八N型FinFET管的漏 极、所述的第四N型FinFET管的背栅和所述的第六N型FinFET管的背栅连接，所述的第四P型 FinFET管的漏极、所述的第三P型FinFET管的前栅、所述的第三P型FinFET管的背栅、所述的 第十一N型FinFET管的漏极、所述的第八N型FinFET管的前栅、所述的第八N型FinFET管的背 栅、所述的第九N型FinFET管的漏极、所述的第三N型FinFET管的背栅和所述的第七N型 FinFET管的背栅连接，所述的第一 N型FinFET管的源极、所述的第二N型FinFET管的源极、所 述的第八N型FinFET管的源极和所述的第九N型FinFET管的源极接地，所述的第三N型 FinFET管的前栅为所述的绝热PAL-2N结构型JK触发器的第一输入端，所述的第五N型 FinFET管的前栅和所述的第六N型FinFET管的前栅连接且其连接端为所述的绝热PAL-2N结 构型JK触发器的第二输入端，所述的第四N型FinFET管的前栅为所述的绝热PAL-2N结构型 JK触发器的第二反相输入端，所述的第五N型FinFET管的背栅和所述的第七N型FinFET管的 前栅连接且其连接端为所述的绝热PAL-2N结构型JK触发器的第一反相输入端； 所述的第一 P型FinFET管、所述的第二P型FinFET管、所述的第三P型FinFET管和所述的 第四P型FinFET管的鳍的个数为2,所述的第一 N型FinFET管、所述的第二N型FinFET管、所述 的第三N型FinFET管、所述的第四N型FinFET管、所述的第五N型FinFET管、所述的第六N型 FinFET管、所述的第七N型FinFET管、所述的第八N型FinFET管、所述的第九N型FinFET管、所 述的第十N型FinFET管和所述的第^^一N型FinFET管的鳍的个数为1。2. 根据权利要求1所述的一种基于FinFET器件绝热PAL-2N结构型JK触发器，其特征在 于所述的第三N型FinFET管、所述的第四N型FinFET管、所述的第五N型FinFET管、所述的第 六N型FinFET管和所述的第七N型FinFET管为高阈值管，所述的第一 P型FinFET管、所述的第 二P型FinFET管、所述的第三P型FinFET管、所述的第四P型FinFET管、所述的第一N型FinFET 管、所述的第二N型FinFET管、所述的第八N型FinFET管、所述的第九N型FinFET管、所述的第 十N型FinFET管和所述的第^^一N型FinFET管为低阈值管。3. 根据权利要求2所述的一种基于FinFET器件绝热PAL-2N结构型JK触发器，其特征在 于所述的第三N型FinFET管、所述的第四N型FinFET管、所述的第五N型FinFET管、所述的第 六N型FinFET管和所述的第七N型FinFET管的阈值为0.6V，所述的第一 P型FinFET管、所述的 第二P型FinFET管、所述的第三P型FinFET管、所述的第四P型FinFET管、所述的第一 N型 FinFET管、所述的第二N型FinFET管、所述的第八N型FinFET管、所述的第九N型FinFET管、所 述的第十N型FinFET管和所述的第^^一N型FinFET管的阈值为0.1 V。
【文档编号】H03K3/012GK105978534SQ201610260841
【公开日】2016年9月28日
【申请日】2016年4月22日
【发明人】胡建平, 余峰
【申请人】宁波大学