一种混沌电路的制作方法
【专利摘要】本申请公开了一种混沌电路。本发明对基于两个频率产生模块和一个非线性模块构造的混沌电路的结构进行简化，其核心包括两路四管的频率产生电路和一路三管的有源分数电容电路作为非线性模块。与现有技术相比，本发明较大地简化了已知的MOS管实现的混沌电路结构，基于11个MOS管、两个电阻以及两个电容即可实现混沌信号的输出，设计原理充分利用了较少管子实现滞回，找到了反馈线的合适馈入点，能达到采用较少MOS管的电路结构产生混沌的目的，同时保留了实现模拟信号混沌的时域复杂性和带宽频谱特性。
【专利说明】
一种混沌电路
技术领域
[0001]本申请涉及电子电路设计领域，更具体地说，涉及一种混沌电路。
【背景技术】
[0002]近年来，随着微型监控探头的编解码以及续航需求，新型混沌信号产生电路备受青睐。
[0003]当前的混沌电路主要基于运放结构实现，一方面需要多个运算放大器，另一个方面必不可少的需要多个电感或二极管，其电路结构中所需的元器件的个数较多，尤其是MOS管的个数较多，这将导致传统的混沌电路的结构比较复杂。
【发明内容】
[0004]有鉴于此，本申请提供一种混沌电路，基于11个MOS管、2个电阻和2个电容构建混沌电路，简化了混沌电路的电路结构。
[0005]为了实现上述目的，现提出的方案如下:
[0006]—种混沌电路，包括:第一频率产生电路、第二频率产生电路以及有源分数电容电路；
[0007]其中，所述第一频率产生电路包括:第一PMOS管、第一匪OS管、第二匪OS管、第三NMOS管、第一电容以及第一电阻；
[0008]所述第一PMOS管的栅极、所述第一 NMOS管的栅极、所述第二 NMOS管的栅极和所述第一电容相连，且接地；
[0009]所述第一PMOS管的源极与自身的衬底相连，且与电源相连，所述第一PMOS管的漏极与所述第一 NMOS管的漏极相连；
[0010]所述第一NMOS管的源极与自身的衬底相连，且与所述第二 NMOS管的漏极相连；
[0011 ]所述第二NMOS管的源极与自身的衬底相连，且接地；
[0012]所述第一电阻的一端与所述第一PMOS管的栅极相连，另一端与所述第一 PMOS管的漏极相连；
[0013]所述第三匪OS管的漏极与电源相连，源极与所述第二匪OS管的漏极相连，栅极与所述第一 PMOS管的漏极相连，所述第三NMOS管的栅极为所述混沌电路的第一信号输出端；
[0014]所述第二频率产生电路包括:第二 PMOS管、第四NMOS管、第五NMOS管、第六NMOS管、第二电阻以及第二电容；
[0015]所述第二PMOS管的栅极、所述第四NMOS管的栅极、所述第五NMOS管的栅极和所述第二电容相连，且接地；
[0016]所述第二PMOS管的源极与自身的衬底相连，且与电源相连，所述第二PMOS管的漏极与所述第四NMOS管的漏极相连；
[0017]所述第四NMOS管的源极与自身的衬底相连，且与所述第五NMOS管的漏极相连；
[0018]所述第五NMOS管的源极与自身的衬底相连，且接地；
[0019]所述第二电阻的一端与所述第二PMOS管的栅极相连，另一端与所述第二 PMOS管的漏极相连；
[0020]所述第六匪OS管的漏极与电源相连，源极与所述第五匪OS管的漏极相连，栅极与所述第二 PMOS管的漏极相连；
[0021]所述有源分数电容电路包括:第三PMOS管、第四PMOS管以及第七NMOS管；
[0022]所述第三PMOS管的栅极、所述第四PMOS管的栅极以及所述第七匪OS管的栅极相连；
[0023]所述第三PMO管的源极与自身的衬底相连，且与电源相连，漏极与所述第四PMOS管的源极相连；
[0024]所述第四PMOS管的源极与自身的衬底相连，漏极与所述第七NMOS管的漏极相连
[0025]所述七NMOS管的源极与自身的衬底相连，且接地；
[0026]所述第一频率产生电路中的所述第三匪OS管的衬底与所述有源分数电容电路中的所述第三PMOS管的漏极相连；
[0027]所述第二频率产生电路中的所述第六匪OS管的衬底与所述有源分数电容电路中的所述第四PMOS管的漏极相连，且作为所述混沌电路的第二信号输出端；
[0028]所述第二频率产生电路中的所述第六匪OS管的栅极分别与所述有源分数电容电路中的所述第三PMOS管的栅极、所述第四PMOS管的栅极以及所述第七NMOS管的栅极相连。
[0029]优选的，所述电源的供电电压为300mV?500mV。
[0030]优选的，所述第一PMOS管和所述第二PMOS管的宽长比为2.5mm/200nm;
[0031 ] 所述第三PMOS管和所述第四PMOS管的宽长比为2mm/500nm;
[0032]所述第一 NMOS管和所述第四NMOS管的宽长比为1.5mm/500nm;
[0033]所述第二 NMOS管和所述第五NMOS管的宽长比为2.2mm/500nm;
[0034]所述第三NMOS管和所述第六NMOS管的宽长比为2mm/500nm;
[0035]所述第七NMOS管的宽长比为400um/500nm。
[0036]优选的，所述第一电阻和所述第二电阻的阻值范围为7ΜΩ?1M Ω。
[0037]优选的，所述第一电容和所述第二电容的电容值范围为23pF?33pF。
[0038]经由上述技术方案可知，本申请公开了一种混沌电路。本发明对基于两个频率产生模块和一个非线性模块构造的混沌电路的结构进行简化，其核心包括两路四管的频率产生电路和一路三管的有源分数电容电路作为非线性模块。与现有技术相比，本发明较大地简化了已知的MOS管实现的混沌电路结构，基于11个MOS管、两个电阻以及两个电容即可实现混沌信号的输出，设计原理充分利用了较少管子实现滞回，找到了反馈线的合适馈入点，能达到采用较少MOS管的电路结构产生混沌的目的，同时保留了实现模拟信号混沌的时域复杂性和带宽频谱特性。
【附图说明】
[0039]为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据提供的附图获得其他的附图。
[0040]图1示出了本发明一种混沌电路的电路结构示意图；
[0041]图2示出了本发明一种混沌电路的第一信号输出端和第二信号输出端输出的混沌信号的信号时域图；
[0042]图3示出了本发明一种混沌电路的第一信号输出端输出的混沌信号的频域图；
[0043]图4示出了本发明一种混沌电路的第二信号输出端输出的混沌信号的频域图。
【具体实施方式】
[0044]下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。
[0045]在混沌产生电路中，单管Colpitts混沌电路结构最为简洁，但是需要电感，工艺难于集成，其它的MOS管混沌电路主要基于运放结构，显得过于繁复，而且一般需要二极管或电感，这都必将导致传统MOS管混沌电路的结构显得仍然复杂。
[0046]综上，为了推动MOS管混沌信号产生电路的最简化结构的发展，满足主动测量等技术环节中的新混沌信号产生的急迫需求，具体指导MOS管集成水平的模拟混沌信号产生专用集成电路的创新设计参考，就具备了深远的现实的工程意义。
[0047]参见图1示出了本发明一个实施例公开的一种混沌电路的电路结构示意图。
[0048]该混沌电路包括3个电路模块，即第一频率产生电路、第二频率产生电路以及有源分数电容电路。其中，第一频率产生电路与第二频率产生电路的电路结构相连，但输出不同的频率信号。
[0049]其中，第一频率产生电路包括:第一PMOS管PM1、第一匪OS管匪1、第二匪OS管匪2、第三NMOS管匪3、第一电容Rl以及第一电阻Cl。
[0050]第二频率产生电路包括:第二PMOS管PMl、第四匪OS管匪4、第五匪OS管匪5、第六NMOS管NM6、第二电阻R2以及第二电容C2。
[0051 ] 有源分数电容电路包括:第三PMOS管PM3、第四PMOS管PM4以及第七NMOS管NM7。
[0052]下面介绍各个电路模块中各个元器件的连接结构以及各个电路模块之间的连接结构。
[0053]具体的，所述第一频率产生电路中各个元器件的连接关系为:
[0054]所述第一 PMOS管PMl的栅极、所述第一 NMOS管匪I的栅极、所述第二 NMOS管匪2的栅极、所述第一电容Cl相连，且接地。
[0055]所述第一 PMOS管PMl的源极与自身的衬底、电源相连，所述第一 PMOS管PMl的漏极与所述第一 NMOS管NMl的漏极相连。
[0056]所述第一匪OS管匪I的源极与自身的衬底相连，且与所述第二NMOS管NM2的漏极相连。
[0057]所述第二NMOS管NM2的源极与自身的衬底相连，且接地。
[0058]所述第一电阻Rl跨接在所述第一PMOS管PMl的栅极和漏极之间。
[0059]所述第三匪OS管匪3的漏极与电源相连，源极与所述第二匪OS管匪2的漏极相连，栅极与所述第一 PMOS管PMl的漏极相连，所述第三NMOS管匪3的栅极为所述混沌电路的第一信号输出端VI。
[0060]需要说明的是，所述第二频率产生电路的电路连接结构与上述第一频率产生电路的电路连接结构相同，具体的:
[0061 ] 所述第二 PMOS管PM2的栅极、所述第四NMOS管匪4的栅极、所述第五NMOS管匪5的栅极、所述第二电容C2相连，且接地。
[0062]所述第二 PMOS管PM2的源极与衬底相连，且与电源相连，所述第二 PMOS管PM2的漏极与所述第四NMOS管NM4的漏极相连。
[0063]所述第四NMOS管NM4的源极与衬底相连，且与所述第五NMOS管NM5的漏极相连。
[0064]所述第五NMOS管NM5的源极与衬底相连，且接地；
[0065]所述第二电阻R2的一端与所述第二PMOS管PM2的栅极相连，另一端与所述第二PMOS管PM2的漏极相连。
[0066]所述第六匪OS管匪6的漏极与电源相连，源极与所述第五匪OS管匪5的漏极相连，栅极与所述第二 PMOS管PM2的漏极相连。
[0067]所述有源分数电容电路中各个元器件的连接结构具体为:
[0068]有源分数电容电路中的所述第三PMOS管PM3的栅极、所述第四PMOS管PM4的栅极以及所述第七NMOS管NM7的栅极相连。
[0069]所述第三PMO管PM3的源极与衬底相连，且与电源相连，漏极与所述第四PMOS管PM4的源极相连。
[0070]所述第四PMOS管PM4的源极与衬底相连，漏极与所述第七NMOS管NM7的漏极相连。[0071 ] 所述七NMOS管NM7的源极与衬底相连，且接地。
[0072]需要说明的是，上述各个电路模块之间的电路连接结构具体为:
[0073]所述第一频率产生电路中的所述第三匪OS管匪3栅极与所述有源分数电容电路中的所述第三PMOS管PM3的漏极相连。
[0074]所述第二频率产生电路中的所述第六WOS管匪6的衬底与所述有源分数电容电路中的所述第四PMOS管PM4的漏极相连，且作为所述混沌电路的第二信号输出端V2。
[0075]所述第二频率产生电路中的所述第六WOS管匪6的栅极分别与所述有源分数电容电路中的所述第三PMOS管PM3的栅极、所述第四PMOS管PM4的栅极以及所述第七匪OS管匪7的栅极相连。
[0076]本申请公开了一种混沌电路。本发明对基于两个频率产生模块和一个非线性模块构造的混沌电路的结构进行简化，其核心包括两路四管的频率产生电路和一路三管的有源分数电容电路作为非线性模块。与现有技术相比，本发明较大地简化了已知的MOS管实现的混沌电路结构，基于11个MOS管、两个电阻以及两个电容即可实现混沌信号的输出，设计原理充分利用了较少管子实现滞回，找到了反馈线的合适馈入点，能达到采用较少MOS管的电路结构产生混沌的目的，同时保留了实现模拟信号混沌的时域复杂性和带宽频谱特性。
[0077]可选的，为了更好的实现混沌信号的输出，在本发明公开的其他实施例总对该混沌电路中各个元器件的参数进行了限定。
[0078]具体的，该混沌电路的电源的供电电压为300mV?500mV。
[0079]所述第一 PMOS管和所述第二 PMOS管的宽长比为2.5mm/200nm。
[0080]所述第三PMOS管和所述第四PMOS管的宽长比为2mm/500nm。[0081 ] 所述第一NMOS管和所述第四NMOS管的宽长比为1.5mm/500nm。
[0082]所述第二 NMOS管和所述第五NMOS管的宽长比为2.2mm/500nm。
[0083 ] 所述第三NMOS管和所述第六NMOS管的宽长比为2mm/500nm。
[0084]所述第七NMOS管的宽长比为400um/500nm。
[0085]所述第一电阻和所述第二电阻的阻值范围为7ΜΩ?1MΩ。
[0086]所述第一电容和所述第二电容的电容值范围为23pF?33pF。
[0087]为了说明采用本发明公开的混沌电路可输出混沌信号，且输出的混沌信号保留了实现模拟信号混沌的时域复杂性和带宽频谱特性。参见图2?图4。图2示出了本发明一种混沌电路的第一信号输出端和第二信号输出端输出的混沌信号的信号时域图；图3示出了本发明一种混沌电路的第一信号输出端输出的混沌信号的频域图；图4示出了本发明一种混沌电路的第二信号输出端输出的混沌信号的频域图。其中，在图2中上部分图像为第一信号输出端Vl输出的混沌信号的时域图，下部分图像为第二信号输出端V2输出的混沌信号的时域图。
[0088]最后，还需要说明的是，在本文中，诸如第一和第二等之类的关系术语仅仅用来将一个实体或者操作与另一个实体或操作区分开来，而不一定要求或者暗示这些实体或操作之间存在任何这种实际的关系或者顺序。而且，术语“包括”、“包含”或者其任何其他变体意在涵盖非排他性的包含，从而使得包括一系列要素的过程、方法、物品或者设备不仅包括那些要素，而且还包括没有明确列出的其他要素，或者是还包括为这种过程、方法、物品或者设备所固有的要素。在没有更多限制的情况下，由语句“包括一个……”限定的要素，并不排除在包括所述要素的过程、方法、物品或者设备中还存在另外的相同要素。
[0089]本说明书中各个实施例采用递进的方式描述，每个实施例重点说明的都是与其他实施例的不同之处，各个实施例之间相同相似部分互相参见即可。
[0090]对所公开的实施例的上述说明，使本领域专业技术人员能够实现或使用本发明。对这些实施例的多种修改对本领域的专业技术人员来说将是显而易见的，本文中所定义的一般原理可以在不脱离本发明的精神或范围的情况下，在其它实施例中实现。因此，本发明将不会被限制于本文所示的这些实施例，而是要符合与本文所公开的原理和新颖特点相一致的最宽的范围。
【主权项】
1.一种混沌电路，其特征在于，包括:第一频率产生电路、第二频率产生电路以及有源分数电容电路； 其中，所述第一频率产生电路包括:第一PMOS管、第一匪OS管、第二匪OS管、第三匪OS管、第一电容以及第一电阻； 所述第一 PMOS管的栅极、所述第一匪OS管的栅极、所述第二匪OS管的栅极和所述第一电容相连，且接地； 所述第一PMOS管的源极与自身的衬底相连，且与电源相连，所述第一PMOS管的漏极与所述第一 NMOS管的漏极相连； 所述第一 NMOS管的源极与自身的衬底相连，且与所述第二 NMOS管的漏极相连； 所述第二 NMOS管的源极与自身的衬底相连，且接地； 所述第一电阻的一端与所述第一 PMOS管的栅极相连，另一端与所述第一 PMOS管的漏极相连； 所述第三匪OS管的漏极与电源相连，源极与所述第二匪OS管的漏极相连，栅极与所述第一 PMOS管的漏极相连，所述第三NMOS管的栅极为所述混沌电路的第一信号输出端； 所述第二频率产生电路包括:第二 PMOS管、第四NMOS管、第五匪OS管、第六匪OS管、第二电阻以及第二电容； 所述第二 PMOS管的栅极、所述第四匪OS管的栅极、所述第五匪OS管的栅极和所述第二电容相连，且接地； 所述第二PMOS管的源极与自身的衬底相连，且与电源相连，所述第二PMOS管的漏极与所述第四NMOS管的漏极相连； 所述第四NMOS管的源极与自身的衬底相连，且与所述第五NMOS管的漏极相连； 所述第五NMOS管的源极与自身的衬底相连，且接地； 所述第二电阻的一端与所述第二 PMOS管的栅极相连，另一端与所述第二 PMOS管的漏极相连； 所述第六匪OS管的漏极与电源相连，源极与所述第五匪OS管的漏极相连，栅极与所述第二 PMOS管的漏极相连； 所述有源分数电容电路包括:第三PMOS管、第四PMOS管以及第七NMOS管； 所述第三PMOS管的栅极、所述第四PMOS管的栅极以及所述第七NMOS管的栅极相连； 所述第三PMO管的源极与自身的衬底相连，且与电源相连，漏极与所述第四PMOS管的源极相连； 所述第四PMOS管的源极与自身的衬底相连，漏极与所述第七NMOS管的漏极相连 所述七NMOS管的源极与自身的衬底相连，且接地； 所述第一频率产生电路中的所述第三匪OS管的衬底与所述有源分数电容电路中的所述第三PMOS管的漏极相连； 所述第二频率产生电路中的所述第六匪OS管的衬底与所述有源分数电容电路中的所述第四PMOS管的漏极相连，且作为所述混沌电路的第二信号输出端； 所述第二频率产生电路中的所述第六匪OS管的栅极分别与所述有源分数电容电路中的所述第三PMOS管的栅极、所述第四PMOS管的栅极以及所述第七NMOS管的栅极相连。2.根据权利要求1所述的电路，其特征在于，所述电源的供电电压为300mV?500mV。3.根据权利要求1所述的电路，其特征在于，所述第一PMOS管和所述第二 PMOS管的宽长比为2.5mm/200nm ； 所述第三PMOS管和所述第四PMOS管的宽长比为2mm/500nm; 所述第一 NMOS管和所述第四NMOS管的宽长比为1.5mm/500nm; 所述第二 NMOS管和所述第五NMOS管的宽长比为2.2mm/500nm; 所述第三NMOS管和所述第六NMOS管的宽长比为2mm/500nm; 所述第七NMOS管的宽长比为400um/500nm。4.根据权利要求1所述的电路，其特征在于，所述第一电阻和所述第二电阻的阻值范围为7ΜΩ ?10ΜΩ。5.根据权利要求1所述的电路，其特征在于，所述第一电容和所述第二电容的电容值范围为23pF?33pF。
【文档编号】H03K19/094GK105978552SQ201610278918
【公开日】2016年9月28日
【申请日】2016年4月28日
【发明人】李文石, 肖鹏, 姜敏
【申请人】苏州大学