可变分数速率数字重采样的系统和方法
【专利摘要】本发明涉及可变分数速率数字重采样的系统和方法。本文所公开的可变分数速率数字重采样的系统和方法的示例性实施例实现可变速率转换。在示例性实施例中，输入样本在升采样器(510)中以因子N被升采样，升采样器(510)后是滤波器(520)，之后输入样本通过线性插值器(540)。滤波器(520)清除由于升采样操作产生的信号频谱图像。
【专利说明】
可变分数速率数字重采样的系统和方法
技术领域
[0001] 本公开一般涉及电信，并且更具体地涉及电信系统中的数字信号处理。
【背景技术】
[0002] 采样率转换在很多处理应用中至关重要。采样率转换的需要可能由于各种原因引 起，包括，例如：（a)数字通信系统中具有不同于接收基带符号率的模数转换器(ADC)率的设 计；（b)具有固定模数转换器(ADC)率的可变带宽接收系统；以及(c)具有不同于发送基带采 样率的数模转换器(ADC)率的设计。典型的重采样方法包括拉格朗日和B-样条重采样以匹 配采样率。
[0003] 许多信号处理应用在具体时间瞬间而不是在采样情况期间指出采样信号的估计 值。这使用通常被称为重采样器的数字采样率转换器实现。重采样器可以被广泛分类成固 定速率重采样器和可变速率重采样器。如图1所示，固定速率重采样器(例如重采样器100) 将输入信号从固定输入速率转换到固定输出速率。对于可变速率重采样器，输入速率或输 出速率或两者都是可变的。重采样器1〇〇的输入速率和输出速率由重采样比率关联，重采样 比率可以被定义为输出速率与输入速率的比率，.。通过简单整数比率进行的固定 速率转换很容易理解并且可以使用多相结构和固定系数实施。对重采样器的需要可能出现 在发送器和接收器信号处理链中。至今为止，对于先前的可变速率重采样解决方案具有待 解决的需要。
【发明内容】
[0004] 本公开的示例性实施例提供可变分数速率数字重采样的系统。简要地描述，在体 系结构上，除其他之外，所述系统的一个示例性实施例能够按照如下方式实现:上采样器， 其被配置为以第一频率接收输入序列并以第二较高频率输出序列;滤波器，其被配置为以 第二较高频率对序列滤波;和线性插值器，其被配置为对输出速率插值。
[0005] 本公开的实施例还能够被视为提供用于可变分数速率数字重采样的方法。就这而 言，这种方法以及其他的一个实施例中，能够由下面的步骤广泛地概括：以固定速率接收输 入序列；以第二可变速率升采样输入序列;滤波升采样后的序列；以及对滤波后的序列应用 线性插值。
【附图说明】
[0006] 图1是重采样器电路的一个示例性实施例的方框图。
[0007] 图2A是通用重采样器的一个示例性实施例的方框图。
[0008] 图2B是插值滤波响应的一个示例性实施例的信号图。
[0009]图2C是图2B中以输出速率采样后的响应的一个示例性实施例的信号图。
[0010]图3是Farrow结构多项式重采样器的一个示例性实施例的方框图。
[0011]图4是可变分数速率数字重采样的系统的一个示例性实施例的方框图。
[0012 ]图5是图4中的线性插值的一个示例性实施例的方框图。
[0013] 图6是可变分数速率数字重采样的系统的一个示例性实施例的方框图。
[0014] 图7A是Farrow结构多项式重采样器的一个示例性实施例的方框图。
[0015] 图7B是升采样后的线性插值的一个示例性实施例的方框图。
[0016] 图8是基于乘法器的重采样器的一个示例性实施例的方框图。
[0017] 图9是基于移位寄存器复制的重采样器的一个示例性实施例的方框图。
[0018] 图10是选择性门控重采样器的一个示例性实施例的方框图。
[0019] 图11是重采样器中新的子滤波器的生成的一个示例性实施例的方框图。
[0020] 图12是可变分数速率数字重采样方法的一个示例性实施例的流程图。
[0021] 图13是可变分数速率数字重采样方法的一个示例性实施例的流程图。
[0022] 图14是重采样器中的多路复用的一个示例性实施例的方框图。
[0023] 图15是重采样器中的多路复用的一个示例性实施例的方框图。
【具体实施方式】
[0024] 本公开的实施例将在下文参考附图被更充分地描述，附图中相似的附图标记在整 个若干附图中表示相似的元件，并且在附图中示出示例性实施例。然而，权利要求的实施例 可以以很多不同形式实现并且不应该视为被限制到本文所阐述的实施例。本文阐述的示例 是非限制性示例并且其仅仅是其他可能的示例之中的示例。
[0025] RF数字通信接收器生成载波频率用于信号降频转换并生成采样时钟用于采样所 接收的连续时间信号。典型地，载波频率和期望的采样率可能不具有简单的关系。两个单独 的锁相环(PLL)可以用来生成载波时钟和采样时钟。
[0026] 这种模拟方法要求大量面积和功率消耗。本文所述的可变分数速率数字重采样的 系统和方法的示例性实施例在数字基带中利用单个PLL结合可变速率重采样器操作接收 器。ADC速率的选择可以由各种因素(例如共存问题、模拟滤波规范以及ADC性能规范)控制。 可变速率重采样器可以基于重采样比率通过以期望时间间隔对样本插值来转换ADC输出的 采样速率。类似地，具有固定ADC速率的可变带宽系统使得在数字基带中使用可变速率重采 样器成为必要。
[0027] 由于和接收器中相似的原因，发送器中的数字基带采样与DAC采样速率可能不具 有简单的关系。在这种情况下，重采样器可以用于基于重采样比率，将基带采样率转换到期 望速率。除了前面提到的应用，数字重采样器还可以用于校正单个载波系统中的采样时间 误差(这是由于参考晶体的漂移引起）。上面提到的原因证明提出低复杂性重采样器体系结 构的需要。
[0028]图2A提供通用重采样器200的方框图。通用重采样器200包括乘法和狄拉克梳状函 数块210、多项式插值滤波器220和输出采样器230。乘法和狄拉克梳状函数块210通过狄拉 克梳状函数S的乘法将采样率为h .的输入序列转换成连续时间信号。多项式插值滤波器 220衰减以输入频率的倍数重复的输入图像。输出采样器230以期望频率采样滤波输出。重 采样过程可以被视为从离散时间到连续时间以及接着滤波并转换回到期望输出速率的离 散时间的转换。
[0029]图2B提供的信号图240显示输入频率的倍数的信号图像。插值滤波器衰减那些以 输入频率重复的输入图像。更高阶多项式插值滤波器(时间-跨度)提供更好的图像抑制。插 值滤波器和输出采样器的重采样的输出产生图2C的信号图250。
[0030]在许多应用中，重采样比率可以接近1(例如，在0.5-2的范围内）。远离1的比率能 够通过插入一组抽取滤波器或者2倍插值滤波器（interpolation-by-2filter)带到更接近 1。由于针对不同应用规定的采样率的多样性，存在对可变速率重采样器的需要以支持来自 固定采样率σ-δ( sigma-del ta)ADC的任意输出采样率。先前，使用多项式重采样器，例如拉 格朗日和B-样条重米样器。
[0031 ]使用拉格朗日插值的重采样操作可以被数学地表示为：
[0032] L
· Z _ J
[0033] 其中Ts是输入采样周期，P是多项式的阶次，以!^是从左边(mk)最近的输入样本的分 数延迟以及b n(i)是第η个子滤波器。子滤波器抽头（tap)能够通过在多个输入样本上拟合 (fit)第P阶多项式来容易地确定。对于第P阶插值，脉冲响应跨越P+1个输入样本周期。
[0034] B-样条重采样器基于B-样条多项式。B-样条多项式是对称的钟形函数，其由表示 为下式的矩形脉冲妒的(P+1)重卷积构建：
[0035]
[0036]这些多项式具有显著性质:对于第P阶B-样条多项式，直到p-Ι阶的导数是连续的。 相比而言，对于拉格朗日重采样器的情况，对于任意阶，脉冲响应的第一次导数是不连续 的。进一步，这个性质意味着，对于相同的阶次，B-样条重采样器与拉格朗日重采样器相比， 提供更好的衰减。重要的是注意，β ρ(χ)的傅里叶变换是sinc(p+1)(f)。因此，较高阶的B-样条 将以更大的带内下垂(in-band droop)为代价具有更好的旁瓣衰减。
[0037]第3阶拉格朗日重采样器的时域响应具有其非连续的导数(与B-样条不同）。与拉 格朗日重采样器相比，B-样条具有更好的旁瓣衰减但是具有较差的带内下垂。对于第3阶B-样条，第一旁瓣提供的衰减至少是52dB，而对比同样阶的拉格朗日重采样器，其为29dB。带 内下垂可以由下垂校正滤波器校正。下垂校正滤波器可以放置在重采样器之前或之后。如 果其被放置在重采样器之前，其能够被做成固定系数滤波器，因为下垂是标准化的输入频 率的函数。如果其被放置在具有可变重采样比率的重采样器输出端处，可以实施可编程下 垂校正滤波器。
[0038]如图3中所提供的，多项式重采样器可以使用Farrow体系结构而有效地实施， Farrow体系结构包括P+1个具有固定系数的子滤波器310、320、330、340。子滤波器的输出被 馈送给乘法加法电路350,该电路以由y k给出的分数采样时间瞬间实施多项式求值。用于通 用P阶多项式重采样器的Farrow体系结构将包括P+1个子滤波器和图3中所示的类似乘法加 法电路。
[0039]本文所公开的可变分数速率数字重采样的系统和方法的示例性实施例实现可变 速率转换。在不例性实施例中，如图4中所提供的，输入样本在升米样器410中以因子N被升 采样，升采样器410后跟滤波器420,然后输入样本通过线性插值器430达到期望输出速率。
[0040] 滤波器420清除由于升采样器410中的升采样操作产生的信号的频谱图像。在接收 应用中，清除在重采样之后混叠(aliase)回到带内的部分频谱图像。滤波之后的信号频谱 在以陋巧处具有基本相同的副本，其中k是整数并且? 1是输入样本速率。对于k为除零以外的 其他整数值时，线性插值器430的傅里叶变换在k*N*Fi处为零。因此，基于输出采样速率，由 于线性插值导致的频谱零点对可能混叠在带内的信号图像提供抑制。升采样因子N可以是 目标衰减a和输入过采样比率osr的函数并由下式给出：
[0041]
[0042]其中B是期望信号的双边带宽，并且A被定义为混杂在带内的图像功率与信号功率 的比率。上述公式基于由第一图像的线性插值在N*F^sinc2频谱响应提供的衰减。
[0043]在一个示例性实施例中，升采样器410之后的滤波器420以输入速率Fi的N倍速率 运行。因此，滤波器420可以被视为传统多相滤波器，其中每个多相能够被理解为子滤波器 440的相位，子滤波器的输出对应于不同的时间间隔？1^/^，1^ = 1?1，0彡？^^-1。升采样滤 波器功能和线性插值功能的结合过程可以经实施以实现任何通用输出速率。不使用子滤波 器440的所有多相输出的计算。替代地，对于每个输出样本，可以使用子滤波器440的两个邻 近多相输出。对于宏观体系结构，此观察获得两种方法。
[0044] 在示例性实施例中，升采样滤波器每个多相具有L个抽头（固定系数），实现分数延 迟的可能方法包括对两个邻近的多相子滤波器系数进行线性插值以及生成新的子滤波器。 然后所生成的子滤波器被用于滤波输入数据。
[0045] 在线性插值方法的一个示例性实施例中，如图5所提供的，插值可以发生在根据邻 近的多相滤波器计算的两个输出样本之间，其中：
[0046]
[0047] 其中x(n)作为输入序列，hP(k)作为第P阶多相滤波器，以及△作为对应于第p个多 相输出和第P+1个多相输出的时间瞬间之间的标准化分数延迟。线性插值方法可以使用2L+ 2乘法运算和2L加法操作计算每个输出样本。移位寄存器510存储输入样本x(n)，……x(n_ (L-1))的当前设置。μ累加器530存储输出采样点相对于输入采样点的时序偏移(μ)。每当μ 交叉一次并翻转，其相当于将输入序列移位一个样本。多相滤波器520描述运行来自移位寄 存器510的输入样本的当前设置的两个邻近的多相滤波器ρ和p+1。线性插值器540获取多相 滤波器520的两个输出并且对它们线性插值以生成对应于输出采样瞬间的最终输出。多相 滤波器指数Ρ和插值系数Α可以基于μ计算，如下式给出的：
[0048] p = f loor(y*N)
[0049]
[0050] μ累加器更新公式，给出：
[0051] y(k+l) =mod(y(k)+r,l .0)
[0052] 整数移位= floor(y(k)+r)
[0053] 其中r是重采样比率，其由下式给出
[0054]
[0055] -种通过在邻近子滤波器多相系数之间线性插值而生成新的子滤波器的方法的 一个示例性实施例(如图6所示)在数学上等同于图5的线性插值方法：
[0056]
[0057]
[0058] μ累加器610用作图5中的累加器530^累加器610输出整数移位和分数延迟μ。该分 数延迟分裂成Ρ和▽。选择器630接收ρ作为输入并输出与第ρ个多相滤波器和第Ρ+1个多相 滤波器对应的系数。线性插值器640接收第ρ个和第ρ+1个多相滤波器以及▽作为输入并在 两个多相滤波器之间线性插值以生成新的子滤波器。重采样器620接收输入数据和整数移 位值以及所生成的子滤波器。对于每个整数移位值，重采样器620相应地移位输入序列。重 采样器620使用当前输入序列和动态生成的子滤波器并计算最终输出。
[0059]这个方法使用L乘法和L加法运算以计算新的滤波器抽头。总的2L乘法和2L-1加法 运算可以用于计算一个输出样本。由于大的升采样因子Ν，连续子滤波器抽头的差异很小并 且可以使用较少位用于表示。类似地，与分数延迟相比，Α将使用较低位数进行表示，因为 其被有效地标准化为输入速率的N倍。因此，用于生成插值的子滤波器抽头的L乘法具有较 低位宽和较低复杂性。从N个多相中挑选第ρ个多相滤波器的系数多路复用实施可以通过利 用插值滤波器是对称的事实来进一步优化。这将获得L(N/2:1)多路复用器而不是L(N: 1)多 路复用器。
[0060] 典型通信收发器应用具有1(同相)和Q(正交相)支路(arm)。新的子滤波器可以在I 和Q支路之间被共享。在其他应用如ΜΜ0波束形成中，多个收发器链可以被相同地配置并且 所有的链能够共享子滤波器生成逻辑，从而在面积和功率消耗方面提供附加增益，如随后 图11中所示的。
[0061] 汽车雷达应用可以作为示例强调使用本文所述的系统和方法与多项式重采样器 之间的关键不同。汽车雷达系统的ADC规范十分严格，具有大于10位的有效位数(ΕΝ0Β)和大 于80dB的无杂散动态范围（SFDR)。对于这个示例，可以使用以3.66他频率运行的〇4六0(：。这 种实施的关键因素之一是，抽取之后的最终采样速率是可变的。在汽车雷达领域，IF信号的 带宽能够根据使用情况低至1MHz和高达26MHz。较小的带宽通常可适用于慢调频连续波 (FMCW)系统和特定短程雷达应用，而较大的带宽可适用于产生快FMCW高性能长距离雷达系 统。因此重采样器块的目的是从3.eGHzo-δ固定速率ADC生成完全灵活的输出采样速率，并 保持严格的SFDR规范。
[0062] 如图7A所示的S-样条多项式重采样器将使用第6阶滤波器，这暗示脉冲响应的跨 度是7个样本，其中每个输出计算执行6次乘法。另一方面，使用图7B中所公开的系统和方法 包括升采样N=64,之后是384(64*6)抽头滤波器，这暗示每个子滤波器L = 6个抽头，因此一 旦子滤波器被生成，每个输出执行6次乘法。两种方案将对每个输出样本计算相同次数的乘 法，但是本文所公开的系统和方法的示例性实施例（图7B)不使用下垂校正滤波器，因为384 抽头滤波器经设计不在带内频谱中引入任何下垂。进一步，所公开的示例性实施例不使用 出现在B-样条多项式重采样器中的Farrow结构中的Farrow滤波器组720。对于脉冲响应的 相似跨度，多项式重采样器的频率响应固定，而升采样滤波器具有更大的灵活性并且可以 经设计用于具体规范。
[0063]如图3中提供的Farrow结构可以用于多项式重采样器方法与本文所公开的示例性 实施例进行功率比较。如图7A中提供的第6阶B-样条多项式重采样器可以与用于如图7B中 所提供的所公开的系统和方法中的插值器的384抽头FIR滤波器(N = 64多相，每个多相具有 L = 6个抽头)相比较。为了计算功率，实施的复杂性可以在用于计算每个输出样本的乘法和 加法运算的数量方面比较。因为对于此处提到的两种方法，输出数据速率相同，这种复杂性 分析与总的功耗直接相关。
[0064] 图7A的方法通过使用第6阶多项式来使用6乘和6加运算以计算一个输出样本。图 7B的方法使用1乘和2加运算，因为其为第一阶线性重采样器。7个子滤波器用于图7A的方 法，其中每个子滤器长度为7,而图7B的方法使用2个多相滤波器输出725(选自64个多相）以 利用线性插值器745计算一个输出样本。对于这两种方法，移位寄存器长度710和715近似相 等。两者也都使用相同的μ累加器730和735。在多项式重采样器中，使用第6阶多项式插值器 740,而图7Β的升采样线性插值法使用第1阶线性插值器745。一般地，系数插值逻辑也可以 使用线性插值以外的任何插值算法，例如零阶保持插值、二阶多项式插值等。
[0065] 为了在固定系数FIR滤波器实施中获得较低的功耗，经典符号数(CSD)实施可以提 供比使用通用乘法器更好的结果。在如图7B提供的插值滤波器的情况下，通过移位寄存器 715将相同的输入样本连接到所有多相滤波器725导致计算所有的输出，尽管64个输出中只 有2个被挑选用于最终输出计算。
[0066] 所公开的系统和方法的示例性实施例解决过度输出计算问题，如图8、图9、图10所 示。在图8中，基于乘法器的实施，在多路复用器865中，从64个多相855中挑选合适的系数 集，并且通用的乘法-加法结构825计算每个输出。多路复用器865可以是，例如，在其他实施 中，32X2多路复用器或64X1多路复用器。基于乘法器的实施使用较少的面积，因为单个乘 法器/累加器能够在所有多相系数集上重复使用，但是其针对每个输出样本使用12次通用 乘法。移位寄存器815存储6个输入x(n)，...x(n-5)以用于计算当前输出。这6个输入被提供 给多相滤波器825。以累加器835 (如图5的μ累加器530和图6的μ累加器610-样)输出整数移 位和分数延迟μ。线性插值器845从两个多相滤波器ρ和ρ+1中得到两个输出并在两者之间线 性插值以基于由μ累加器835提供的△计算最终输出。
[0067]在图9中，移位寄存器复制实施，使用数据缓冲器的64个副本，使得仅从输入复制 二个多相缓冲器，并保持其他多相的输入静态。与其他选择相比，移位寄存器复制实施在 FIR CSD计算逻辑块995中使用很少的切换(toggling)，但是它在时钟树上呈现相当大的负 荷。与基于乘法器的选择相比，它还使用更大的面积，因为CSD加法器不能在不同的多相上 被共享。附加地，动态多路复用器997用于挑选期望的多相输出。移位寄存器915存储6个输 入样本集以用于计算当前输出。移位寄存器975获取由915提供的6个输入并将它们载入64 个移位寄存器集合中的2个中。这两个与第p个和第ρ+l个多相滤波器对应。移位寄存器985 提供64个移位寄存器集合，其中每个集合能够存储6个样本。FIR CSD计算逻辑995针对所有 64个多相实施64个多相滤波器。μ累加器935生成整数移位p和△。线性插值器945从多路复 用器997获取两个多相滤波器输出并从μ累加器935获取△值，以及通过对两个多相滤波器 输出线性插值计算最终输出。
[0068] 在图10中，选择性门控实施，每个多相CSD加法器树的输入端处的门控逻辑1087使 能合适的系数集并保持其他多相的输入为零。对于选择性门控实施，输出多路复用可以被 简单的或门1077替代，因为未选择的多相输入/输出通过门控被明确地设为零。它还使用比 基于乘法器的实施更低的切换。然而，选择性门控实施使用比基于乘法器的实施更大的面 积，因为CSD加法器不能在不同的多相上被共享。如果ρ多相是偶数，那么ρ+l多相是奇数，反 之亦然。求和逻辑(或）1075用于奇数个多相集合并且求和逻辑(或）1077用于偶数个多相集 合。移位寄存器1015存储6个输入样本的集合以用于计算当前输出。FIR CSD计算逻辑1095 针对所有64个多相实施64个多相滤波器。μ累加器1035生成整数移位ρ和△。线性插值器 1045从求和逻辑(或）1075和求和逻辑(或）1077获取两个多相滤波器输出并从μ累加器1035 获取Α值以及通过对两个多相滤波器输出线性插值计算最终输出。第ρ个多相从偶数集合 中获得并且第Ρ+l个多相从奇数集合中获得。类似地，如果第P个多相从奇数集合获得，则第 Ρ+l个多相从偶数集合获得。
[0069] 针对单个信道测试上述比较。在具有I和Q成分的接收器和多个并联链(Μπω)的情 况下，所提出的方法的功耗可以通过使用"系数多路复用和插值"方法被进一步降低，这使 得在不同链上能够共享设计的主要部分。这种共享对于多项式重采样器是不可能的，因为 整个算法运算是基于数据的。
[0070] 图11提供两个接收器链的一个示例性实施例，每接收器链都有I和Q成分(总计4个 并联路径）、共享插值器1145。新的子滤波器计算可以通过在两个邻近的多相滤波器成分之 间线性插值被实施。使用系数插值的新的子滤波器计算可以在所有4条链和插值器1145上 被共享，插值器1145计算最终输出并且针对每个接收器链可以被保持分离。插值器一般使 用通用乘法器，因为子滤波器是可变的并且取决于重采样系数μ的瞬时值。子滤波器1157的 计算在所有4条链(也被称为输入序列或输入流)上被共享，具有大幅节省。该附图示出两个 邻近的多相滤波器系数之间的线性插值。一般地，可以针对系数实现任何插值方案，例如零 阶保持、二阶和三阶以及其他。移位寄存器1115针对四个输入流中的每个接收输入。64X1 多路复用器1137挑选第ρ个多相滤波器&(1〇。64 XI多路复用器1147在64个不同的多相滤 波器上挑选HP+1(k)_HP(k)。线性插值器1157接收H P(k)、HP+1(k)-HP(k)和Δ并生成线性插值 的子滤波器H P(k)+ △ *(HP+1(k)_HP(k))以由四个流使用。
[0071] 在具有固定ADC速率Fab%可变带宽的一个示例接收系统中，Bmin<B彡B max，具有可 变输出速率规范#051?。进一步，假定为了执行基带处理，接收链被2个滤波器抽取以降低采 样率。在链中被2个滤波器抽取的数量由下式给出：
[0072]
[0073] 其中Bmin是系统的最小带宽。如果重采样器放置在2个滤波器进行的第η次抽取的 输出处，具有重采样率re [1-2]，那么r = l对应于带宽Bmin并且r = 2对应于带宽Bmax。
[0074] 对于给定的阻带衰减A(dB)，滤波器使用的抽头数由下式给出：
[0075]
[0076] 其中，Fs是滤波器的输入采样率，f△是转变带宽并且A是目标阻带衰减。因此，滤波 器复杂性成本函数由下式给出：
[0077]
[0078]其中Fop是滤波器的输出速率。如果重采样器放置得更靠近ADC，使用的抽头数变 少，但是工作频率增大。最佳位置是它们的乘积被最小化的地方。重采样滤波器可以经放置 用于获得最小转变带宽的最大通带边缘和最小阻带起点。因为重采样比率处于[1-2]的范 围内，对于转变带宽f μ和f μ具有两个极端选择。
[0079]
[0080]
[0081] 因为fM<fA2,重采样滤波器成本函数由下式给出：
[0082]
[0083]关于η最小化上述式子得到：
[0084]
[0085] 因此，最小化重采样器的最大成本的设置/i由下式给出：
[0086]
[0087] 对于输出0SR = 3/2,最佳设置由只=尽1给出。重采样器的输出端处的最佳过采样 规范接近3。对于发送器链中的重采样器的设置，相同的分析保持适用，其中ADC由数模转换 器(DAC)替代，2个滤波器的抽取由2个滤波器的升采样替代，并且信号流的方向被反向。一 般，对于具有给定规范的任何其他系统，能够进行相似的分析。
[0088] 图12提供本文所公开的可变分数速率数字重采样的方法的一个示例性实施例的 流程图。在块1210中，以固定速率接收输入序列。在块1220中，输入序列被升采样到较高速 率。在块1230中，升采样的序列被滤波。在块1240中，线性插值被应用到滤波后的序列以得 到期望的输出速率。
[0089] 图13提供如本文所公开的可变分数速率数字重采样的方法的一个示例性实施例 的流程图。在块1310中，接收来自全部链的新的输入样本。在块1320中，更新μ累加器并且计 算输出样本数。针对每个输出，计算多相指数Ρ以及Ρ和Ρ+1之间的插值系数。在块1330中，插 值多相滤波器Ρ和Ρ+1生成新的子滤波器。在块1340中，利用生成的子滤波器滤波输入数据 以计算输出样本，并且针对每个链计算输出。可以针对每个输出样本重复该过程。
[0090] 图14提供一种使用系数多路复用逻辑从Ν个多相中挑选多相滤波器ρ的方法。在一 个示例实施中，使升采样因子N = 64并且滤波器长度为128。每个多相将存在64个多相和2个 系数。该系数可以被编索引为c(_64)到c(+63)。因为它是对称滤波器，
[0091] c(_64) =c(63)，
[0092] c(_63)=c(62)，
[0093] ···
[0094] c(-l)=c(0)
[0095] 现在多相可以被编索引为P(0)到P(63)。每个多相可以被定义为
[0096] P(0) = {c(-64)，c(0)}，
[0097] P(l) = {c(-63)，c(l)}，
[0098] ···
[0099] P(63) = {c(_l)，c(63)}·
[0100] 在一个典型实施中，如图14所提供的，将使用两个多路复用器1410和1420。多路复 用器1410可以用于从c(-64)到c(-l)之间的系数中选择第一系数，以及多路复用器1420可 以用于从c(〇)到c(63)之间的系数中选择第二系数。
[0101] 图15提供使用两个较小多路复用器1510和1520的、利用系数的对称性的一个示例 性实施例。多路复用器1510从{C(0)， C(l)...c(31)}接收输入，并且多路复用器1520从{c (32)，c(33)...c(63)}接收输入。多路复用器1510生成临时系数1并且多路复用器1520生成 临时系数2。临时系数被馈送到一对2 XI多路复用器1530、1540。多路复用器1530从两个临 时系数中选择第一系数，以及多路复用器1540从两个临时系数选择第二系数。
[0102] 多相滤波器能够被改写为
[0103] P(0) = {c(63)，c(0)}，
[0104] P(l) = {c(62)，c(l)}，
[0105] ···
[0106] P(31) = {c(32)，c(31)}，
[0107] P(32) = {c(31)，c(32)}，
[0108] ···
[0109] P(0) = {c(0),c(63)}.
[0110] 对于前面32个多相，P(0)...P(31)，第一系数来自多路复用器1540以及第二系数 来自多路复用器1530。对于后面32个多相，P(32). . .P(63)，第一系数来自多路复用器1530 以及第二系数来自多路复用器1540。这个实施使用两个32 X 1多路复用器而不是两个64 X 1 多路复用器，其中每个32 XI多路复用器的输出被适当地指向第一或第二系数。尽管这个示 例性实施在每个多相指向两个系数，但是其能够被概括为每个多相指向任何数量的系数。
[0111] 图12和图13的流程图示出可变分数速率数字重采样软件的可能的实施的体系结 构、功能和操作。据此而言，每个块代表模块、段或代码部分，其包括实现规定逻辑功能的一 个或更多可执行指令。还应该注意，在一些替代实施中，块中示出的功能可以不按图12和图 13所示出的顺序发生。例如，图12中示出的两个连续块实际上可以基本同时地被执行，或者 块有时可以以相反的顺序被执行，这取决于所涉及的功能。流程图中的任何程序说明或块 应该被理解为表示模块、段或代码部分，其包括用于实现具体逻辑功能或过程中的步骤的 一个或更多可执行指令，并且替代实施方式包括在示例性实施例的范围内，其中功能可以 以所示或所讨论的顺序不同的顺序执行，包括基本同时或以相反顺序执行，这取决于所涉 及的功能。此外，流程图中的程序说明或块应该被理解为表示由硬件结构（例如状态机)所 做的决策。
[0112] 示例性实施例(一个或更多）的逻辑能够在硬件、软件、固件或其组合中实施。在示 例性实施例中，在软件或固件中实施所述逻辑，其中软件或固件被存储在存储器中并且其 由合适的指令执行系统执行。如果在硬件中实施，如在一个替代实施例中，能够利用下列任 何技术(本领域熟知的）或其组合实施所述逻辑:具有对数据信号实施逻辑功能的逻辑门的 分立逻辑电路(一个或更多）、具有合适的组合逻辑门的专用集成电路(ASIC)、可编程门阵 列（一个或更多）（PGA)、现场可编程门阵列(FPGA)等。此外，本公开的范围包括在嵌入在硬 件或软件配置的介质中的逻辑中体现本文所公开的示例性实施例的功能。
[0113] 软件实施例（其包括用于实现逻辑功能的可执行指令的有序列表)能够以任何计 算机可读介质体现，以由指令执行系统、设备或装置(例如基于计算机的系统、包含处理器 的系统)或能够从指令执行系统、设备或装置获取指令并执行指令的其他系统使用或与其 结合。在本文的上下文中，"计算机可读介质"能够是能够包含、存储或传达程序以由指令执 行系统、设备或装置使用或与其结合的任何装置。计算机可读介质能够是，例如但不限于， 电子、磁、光学、电磁、红外或半导体系统、设备或装置。计算机可读介质的更具体例子(非穷 尽性列表)可以包括下列项:便携式计算机软盘(磁盘）、随机存取存储器(RAM)(电子系统）、 只读存储器(ROM)(电子系统）、可擦可编程只读存储器(EPROM或闪存）（电子系统）以及便携 式光盘只读存储器(CDR0M)(光学系统）。此外，本公开的范围包括在嵌入在硬件或软件配置 的介质中的逻辑中体现本公开的示例性实施例的功能。
[0114]尽管已经详细地描述了本公开，应该理解，在不偏离由所附权利要求限定的本发 明的精神和范围的情况下，能够对本公开进行各种改变、替换和修改。
【主权项】
1. 一种方法，包括： 以固定速率接收输入序列； 以所述固定速率的整数倍对所述输入序列升采样； 对升采样后的序列滤波；以及 对滤波后的序列应用线性插值以得到期望的输出速率。2. 根据权利要求1所述的方法，其中应用线性插值包括:通过将输入载入挑选的多相滤 波器中，针对任何输出样本动态激活所述挑选的多相滤波器;使能所述挑选的多相滤波器 的输出；以及对所述输出线性插值以生成最终输出。3. 根据权利要求1所述的方法，其中应用线性插值包括利用多个逻辑门和多个有限脉 冲响应多相滤波器即多个FIR多相滤波器来应用线性插值。4. 根据权利要求1所述的方法，其中应用线性插值包括： 将不用于给定输出样本的多个多相滤波器元件中的挑选的多相滤波器元件的输入动 态地调零； 将所述多个多相滤波器元件的输出中的挑选的多相滤波器元件输出进行或运算；以及 在挑选的多相元件输出之间线性插值以生成最终输出。5. 根据权利要求1所述的方法，其中应用线性插值包括将线性插值应用到两个邻近的 多相滤波器并生成新的子滤波器。6. 根据权利要求5所述的方法，其中所述子滤波器的生成包括在邻近的多相滤波器元 件上应用系数插值逻辑，并且所生成的子滤波器在应用到不同输入序列的多个有限脉冲响 应滤波器之间被共享。7. 根据权利要求5所述的方法，进一步包括从对称的有限响应脉冲滤波器的负系数中 挑选多相滤波器系数的第一半以及从正系数中挑选多相系数的第二半。8. 根据权利要求5所述的方法，进一步包括： 通过使用滤波器的对称性能挑选多相滤波器系数； 将一对多相滤波器系数的系数多路复用方案与来自所述滤波器的相同系数集组合； 将所述系数集分离成第一半和第二半； 从所述系数集的所述第一半中挑选第一临时系数以及从所述系数集的所述第二半中 挑选第二临时系数;以及 将所述第一临时系数选为第一输出系数以及将所述第二临时系数选为第二输出系数， 或者将所述第一临时系数选为第二输出系数以及将所述第二临时系数选为第一输出系数。9. 一种系统，包括： 升采样器，其被配置为接收第一频率的输入序列并输出第二较高频率的序列； 滤波器，其被配置为对所述第二较高频率的序列进行滤波;和 线性插值器，其被配置为对所述滤波器的输出插值从而计算期望速率的输出。10. 根据权利要求9所述的系统，其中所述线性插值器包括多个移位寄存器和多个有限 脉冲响应滤波器即FIR滤波器，所述多个移位寄存器和多个FIR滤波器被配置为多相元件， 其中，通过将输入载入挑选的多相滤波器中，针对任何输出样本，动态激活所述挑选的多相 滤波器，所述挑选的多相滤波器的输出被使能，并且输出被线性插值以生成最终输出。11. 根据权利要求9所述的系统，其中所述线性插值器包括多个逻辑门和多个有限脉冲 响应滤波器即FIR滤波器。12. 根据权利要求11所述的系统，其中所述多个逻辑门包括或门，其被配置为： 将不用于给定输出样本的多个多相滤波器元件的挑选的多相滤波器元件的输入动态 地调零； 将所述多个多相滤波器元件的输出中的挑选的多相滤波器元件输出进行或运算；以及 在所述挑选的多相元件输出之间线性插值以生成最终输出。13. 根据权利要求9所述的系统，其中所述线性插值器被配置为将插值应用到两个邻近 的多相滤波器并生成新的子滤波器。14. 根据权利要求13所述的系统，其中所述子滤波器的生成包括在应用于多个输入序 列的多个FIR滤波器之间共享系数插值逻辑。15. -种包括软件的计算机可读介质，所述软件包括指令，所述指令用于： 以固定速率接收输入序列； 以第二较高速率对所述输入序列升采样，所述较高速率是所述固定输入速率的整数 倍； 对升采样后的序列滤波；以及 对滤波后的序列插值以得到期望的输出速率。16. 根据权利要求15所述的计算机可读介质，其中用于滤波的指令包括用于利用平坦 阻带进行滤波的指令。17. 根据权利要求15所述的计算机可读介质，其中用于插值的指令包括用于以下操作 的指令:通过将输入载入挑选的两个多相滤波器以针对任何输出样本动态地激活所述挑选 的两个多相滤波器，使能所述挑选的两个多相滤波器的输出，以及对所述两个输出插值以 生成最终输出。18. 根据权利要求15所述的计算机可读介质，其中用于插值的指令包括用于利用多个 逻辑门和多个有限脉冲响应滤波器即FIR滤波器进行插值的指令。19. 根据权利要求18所述的计算机可读介质，其中所述多个逻辑门包括或门，其被配置 为： 将不用于给定输出样本的多个多相滤波器元件中的挑选的多相滤波器元件的输入动 态地调零； 将所述多个多相滤波器元件的输出中的所述挑选的多相滤波器元件输出进行或运算； 以及 在所述挑选的多相元件输出之间线性插值以生成最终输出。20. 根据权利要求18所述的计算机可读介质，其中用于插值的指令包括用于利用系数 插值逻辑对多相系数插值以生成子滤波器的指令，其中所述子滤波器在运行不同输入序列 的所述多个FIR滤波器之间被共享。
【文档编号】H03M1/12GK105991137SQ201610164945
【公开日】2016年10月5日
【申请日】2016年3月21日
【发明人】J·谭古都, S·巴拉德瓦杰, S·兰加查理
【申请人】德克萨斯仪器股份有限公司