具有位于滤波器电路电感器之下的无导体区域的rf放大器及其制作方法
【专利摘要】一个放大器包括一个半导体衬底。一个第一导电特征仅仅部分地覆盖底衬底表面以定义一个所述底衬底表面的一个无导体区域。晶体管的一个第一电流传导终端电耦合于所述第一导电特征。第二和第三导电特征或可耦合于底衬底表面的其它区域。一个第一滤波器电路包括一个形成于与所述无导体区域相对的所述顶衬底表面的一个部分上的第一电感器。所述第一滤波器电路或可电耦合于所述晶体管的一个第二传导终端和所述第二导电特征之间。一个第二滤波器电路或可电耦合于所述晶体管的一个控制终端和所述第三导电特征之间。导电引线或可耦合于所述第二和第三导电特征，或所述第二和第三导电特征或可耦合于一个印刷电路板。
【专利说明】
具有位于滤波器电路电感器之下的无导体区域的RF放大器及其制作方法
技术领域
[0001]本发明主题实施例通常涉及无线电频率(RF)放大器，更具体地说涉及包括了阻抗匹配电路的RF放大器。【背景技术】
[0002]一种典型的高功率、无线电频率(RF)半导体器件可能包括一个或多个输入引线、 一个或多个输出引线、一个或多个晶体管、将输入引线耦合于晶体管的键合线阵列以及将晶体管耦合于输出引线的键合线阵列。该键合线阵列在高频具有显著电感，并且在进行器件的输入和输出电路(例如，阻抗匹配电路)设计时必须考虑这样的电感。
[0003]在一些情况下，输入和输出电路或可包含在相同封装内，其中该封装包含器件的晶体管。更具体地说，在封装中，输入阻抗匹配电路或可耦合于一个器件的输入引线和一个晶体管的控制终端(例如，栅极)之间，并且在封装中，输出阻抗匹配电路或可耦合于一个晶体管的电流传导终端(例如，漏极)和一个器件的输出引线之间。每个输入和输出电路可能包括一个或多个电容元件以及键合线阵列固有的电感，其中该键合线阵列将电容元件与器件的晶体管以及输入和输出引线进行互连。
[0004]键合线阵列或可被设计以充当具有相对高Q(品质)因子的电感器，这是实现高效率放大器所需的。然而，键合线阵列往往导致各种器件组件之间的不期望的感应耦合。另夕卜，在RF器件内包含这些键合线阵列要求使用了昂贵设备的相对复杂的后端装配过程，这些设备通常不常用于半导体工业中。例如，键合线阵列附着设备必须被配置以准确地成形以及隔开每个键合线以实现期望的电感。感应耦合特性以及与RF器件内的键合线阵列的包含物相关联的后端装配成本不利地影响了器件的性能和成本。
【发明内容】
[0005]根据本发明的一个方面，包括一种放大器，包括:
[0006]具有顶衬底表面和底衬底表面的半导体衬底；
[0007]耦合于所述底衬底表面的第一导电特征，其中所述第一导电特征仅仅部分地覆盖所述底衬底表面以定义跨越了所述底衬底表面的第一部分的第一无导体区域；
[0008]形成于所述顶衬底表面的第一晶体管，其中所述第一晶体管包括第一控制终端、 第一电流传导终端、第二电流传导终端，其中所述第一电流传导终端电耦合于所述第一导电特征；以及
[0009]电耦合于所述第二电流传导终端的第一滤波器电路，其中所述第一滤波器电路包括形成于与所述第一无导体区域相对的所述顶衬底表面的第一部分上的第一电感器。
[0010]根据本发明的另一方面，包括一种放大器，包括:
[0011]包括了以下内容的单片式有源电路，包括:
[0012]具有顶衬底表面和底衬底表面的半导体衬底；
[0013]耦合于所述底衬底表面的第一区域的第一导电特征，其中所述第一导电特征仅仅部分地覆盖所述底衬底表面；
[0014]耦合于所述底衬底表面的第二区域的第二导电特征，其中所述第二区域通过跨越了所述底衬底表面的第一区域的第一无导体区域从所述第一区域分离，
[0015]形成于所述顶衬底表面的晶体管，其中所述晶体管包括控制终端、第一电流传导终端以及第二电流传导终端，其中所述第一电流传导终端电耦合于所述第一导电特征，并且其中所述第二电流传导终端电耦合于所述第二导电特征，以及
[0016]电耦合于所述第二电流传导终端的第一滤波器电路，其中所述第一滤波器电路包括形成于与所述第一无导体区域相对的所述顶衬底表面的部分上的电感器;以及
[0017]耦合于所述第二导电特征的第一导电引线。
[0018]根据本发明的另一个方面，包括一种形成放大器的方法，所述方法包括以下步骤:
[0019]在半导体衬底的顶衬底表面形成晶体管，其中所述第一晶体管包括控制终端、第一电流传导终端以及第二电流传导终端；
[0020]将第一滤波器电路电耦合于所述第二电流传导终端，其中所述第一滤波器电路包括形成于所述顶衬底表面的部分上的电感器；以及
[0021]将第一导电特征耦合于所述半导体衬底的底衬底表面，其中所述第一导电特征仅仅部分地覆盖所述底衬底表面以定义跨越了位于所述电感器下的所述底衬底表面的第一部分的第一无导体区域，并且其中所述第一导电特征电耦合于所述第一电流传导终端。【附图说明】
[0022]结合附图并参阅详细说明书以及权利要求，对本发明会有一个比较完整的理解。 其中在附图中类似的参考符号表示相同的元件。[0〇23]图1根据本发明的一个例子实施例，是一个具有输入和输出电路的RF放大器的不意图；[0〇24]图2根据本发明的另一个例子实施例，是一个具有输入和输出电路的RF放大器的示意图；[〇〇25]图3根据本发明的另一个例子实施例，是一个具有输入和输出电路的RF放大器的示意图；
[0026]图4根据本发明的一个例子实施例，是一个包括了两个放大器路径部分的半导体芯片的一部分的顶视图；
[0027]图5根据一个实施例，是图4的芯片的底视图；
[0028]图6是图4的芯片沿着线6-6的截面侧视图；
[0029]图7根据本发明的一个实施例，是具有环绕式终端的一个半导体芯片的一个实施例的截面侧视图；
[0030]图8是图4的芯片沿着线8-8的截面侧视图；[0031 ]图9是图4的芯片沿着线9-9的截面侧视图；
[0032]图10是图4的芯片在区域10的放大顶视图；
[0033]图11根据本发明的一个例子实施例，是一种制作和封装一个放大器以及将该放大器合并到一个放大器系统的方法的流程图；
[0034]图12-16根据本发明的一个例子实施例，说明了在制作和封装放大器以及将该放大器合并到一个放大器系统的过程中的放大器的各种视图；
[0035]图17是一个说明了相对于一个常规电感器和一个根据一个实施例实现的电感器的频率的电感器质量(Q)因子的图表；以及[〇〇36]图18根据一个实施例，是一个Doherty功率放大器的方框图。【具体实施方式】
[0037]本发明主题的实施例包括具有高Q值阻抗匹配电路电感器的放大器，其中该电感器未通过使用键合线阵列来实现。此外，本发明主题的实施例包括在具有图案里衬金属的半导体衬底上实现的放大器，其中除其它之外，物理上分离里衬金属的部分可能提供不同的输入、输出和接地端口。正如将在下面解释的，各种实施例可能显著减少或完全消除RF放大器器件中的键合线阵列，同时实现高效率。这可能导致显著降低制作成本以及比通过使用常规RF放大器设计和制作技术所实现的高集成度。[〇〇38]图1是一个RF放大器器件100的示意图。在一个实施例中，器件100包括一个输入终端102、一个输出终端104、一个或多个电压参考终端106(其中只有一个在图1显示)、一个无线电频率(RF)冷节点终端108、一个输入电路110、一个晶体管120和一个输出电路130。虽然晶体管120以及输入和输出电路110、130的各个元件被显示为单数组件，这样描述仅仅是为了便于解释的目的。基于本发明的描述，本领域技术人员应了解晶体管120和/或输入和输出电路110、130的某些元件或可分别被实现为多个组件(例如，彼此并联或串联)。以下对晶体管120和输入输出电路110、130的各个元件的描述不旨在仅仅将本发明主题范围限定于所说明的实施例。[〇〇39]晶体管120是器件100的主要活性组件。晶体管120包括一个控制终端以及第一和第二电流传导终端，其中所述电流传导终端通过一个可变导电通道在空间上以及电分离。 例如，晶体管120或可是一个场效应晶体管(FET)(例如一个金属氧化物半导体场效应晶体管(M0SFET)、一个横向扩散MOSFET (LDMOS FET)、一个高电子迀移率晶体管(HEMT))，该场效应晶体管(FET)包括一个栅极(控制终端)、一个源极(一个第一电流传导终端)和一个漏极 (一个第二电流传导终端)。或者，晶体管120或可是一个双极结型晶体管(BJT)。相应地，本文中涉及的“栅极”、“漏极”和“源极”并不旨在限制，因为这些指定的每个都具有一个双极结型晶体管实现的类似特征(例如，一个基极、集电极和发射极)。
[0040]根据一个实施例，以及使用通常以非限制性方式应用于MOSFET的命名法，晶体管 120的栅极通过输入电路110耦合于输入终端102，晶体管120的漏极通过输出电路130耦合于输出终端104以及晶体管120的源极通过电压参考终端106耦合于地面(或另一参考电压)。更具体地，晶体管120的栅极或可通过一个或多个导电结构160(例如，导电通孔或其它结构)耦合于输入终端102,晶体管120的源极或可通过一个或多个其它导电结构164(例如， 导电通孔、一个重掺杂散热区等等)耦合于电压参考终端1〇6(例如，一个耦合于地面或另一个电压参考的终端以及晶体管120的漏极或可通过一个或多个其它导电结构170(例如，导电通孔或其它结构)耦合于输出终端104。根据一个实施例，如图所示，一个直流阻塞电容器 136或可耦合于晶体管120的漏极和输出终端104之间。但在其它实施例中，直流阻塞电容器 136可以被排除。直流阻塞电容器136的值或可被选择以在低频(例如，低于预定RF操作频段的频率)提供显著增益减少。
[0041]通过给晶体管120的栅极提供的控制信号(例如，输入RF信号)的变化，晶体管120 的电流传导终端之间的电流被调制。例如，当合并到一个放大器系统时(例如，图18的 Doherty放大器系统1800)，输入终端102的作用是接收一个相对低功率的输入RF信号以扩增。通过输入终端102接收的输入RF信号通过晶体管120放大，并且所得的放大的RF信号通过输出终端104输出。[〇〇42]输入RF信号通过输入电路110从输入终端102输送到晶体管120的控制终端。输入电路110耦合于输入终端102和晶体管120的控制之间，其中输入电路110的作用是过滤输入 RF信号。根据一个实施例，输入电路110是一个输入阻抗匹配电路，它被配置以将器件100的阻抗提高到以较高的(例如，中间或更高)阻抗水平(例如，在大约2至大约10欧姆或更高的范围内)。输入电路110通过导电结构160耦合于输入终端102。此外，输入电路110或可通过一个或多个附加导电结构162親合于电压参考终端106(或另一个不同的参考电压终端)。 [0〇43] 根据一个实施例，输入电路110包括一个电感兀件116和一个并联电容器114。更具体地，并联电容器114的一个第一板(或终端)电耦合于输入终端102(例如，通过导电结构 160)，并联电容器114的一个第二板(或终端)电耦合于电压参考终端106(例如，通过导电结构162)。电感元件116具有一个也电耦合于输入终端102(例如，通过导电结构160)和并联电容器114的第一板的第一终端，以及一个电耦合于晶体管120的控制终端的第二终端。根据一个实施例，电感元件116可能具有一个位于大约50微微亨(pH)至大约3毫微亨(NH)范围之间的值，并且并联电容器114可能具有一个位于大约5皮法(pF)至大约80皮法范围之间的值，虽然电感元件116和并联电容器114可能具有位于这些范围之外的值。在此配置中，输入电路110作为一个低通滤波器电路操作。在替代实施例中，输入电路110或可被配置为一个高通滤波器电路(例如，在图2的实施例中所示)，或者配置为一个带通滤波器电路(例如，在图3的实施例中所示)。
[0044]输出电路130耦合于晶体管120的漏极终端和输出终端104之间，其中输出电路130 的作用是过滤放大的RF信号。根据一个实施例，输出电路130是一个输出阻抗匹配电路，它被配置以将器件100的输出阻抗与一个或可耦合于输出终端1〇4(例如，50欧姆或一些其它值)的外部电路或元件(未显示)的输入阻抗进行匹配。输出电路130通过一个或多个导电结构170(例如，导电通路或其它结构)耦合于晶体管120的漏极和输出终端104。此外，输出电路130或可通过一个或多个附加导电结构166耦合于电压参考终端106(或另一个不同的参考电压终端)。此外，根据一个实施例，输出电路130也或可通过一个或多个附加导电结构 168和RF冷节点终端108耦合于其它外部电路(下面描述)。
[0045]根据一个实施例，输出电路130包括一个并联电感元件134和一个串联耦合的并联电容器132。更具体地，电感元件134具有一个(例如，通过导电结构170)电耦合于晶体管120 的漏极和输出终端104的第一终端。电感元件134具有一个耦合于并联电容器132的第一板 (或终端)的第二终端。并联电容器132的第二板(或终端)通过导电结构166电耦合于电压参考终端106(或另一个不同的电压参考终端)。根据一个实施例，并联电感器134可能具有一个位于大约100pH至大约3NH范围之间的值，并且并联电感器134可能具有一个位于大约50 皮法至大约500皮法范围之间的值，虽然这些组件可能具有位于这些范围之外的值。在此配置中，输出电路130作为一个高通滤波器电路操作。在替代实施例中，输出电路130或可被配置为一个低通滤波器电路(例如，在图2的实施例中所示)，或者配置为一个带通滤波器电路 (例如，在图3的实施例中所示)。在一个示例实施例中，输出电路130提供了一个单相转化 (例如，一个90°相移)，其导致位于输出终端104的信号的相位相对于位于晶体管120的漏极的信号的相位移动90°。
[0046]在示例实施例中，一个RF“冷节点”存在于并联电感134和并联电容器132之间的节点142。因此，节点142或可在本文中称为一个“无线电频率冷节点”。更具体地，并联电容器 132的电容被选择以给节点142处的RF电信号提供一个虚地参考电压，以便电感元件134用作到RF接地电压的并联电感，而电感元件134的电感被选择以以放大器100的基本频率在输出终端104提供所需的阻抗。例如，对于位于大约1.8千兆赫(GHz)至大约2.2GHz范围之间的基本频率，以及具有一个位于大约50瓦(W)至大约500瓦范围之间的功率处理能力的晶体管 120,电容器132的电容或可被选择为位于大约70pF至大约500pF范围之间，电感元件124的电感或可被选择为位于大约100pH至大约500pH范围之间，以便输出电路130在输出终端104 提供一个位于大约1.0至5.0欧姆范围之间的输出阻抗。应了解，在输出终端104的所需输出阻抗或可是一个中间阻抗，其随后被转化为一个不同的值以在功率合成器(例如，图18的功率合成器1860)的输入进行阻抗匹配，因此，在输出终端104的输出阻抗会变化以适应特定实现的需要。[〇〇47] 通过一个或多个附加导电结构168 (例如，导电通孔)和RF冷节点终端108，RF冷节点142或可耦合于一个外部电路。例如，外部电路可能包括一个电压源Vdd和一个包络频率终端电路140。电源电压Vdd或可被用于偏置晶体管120,以及通过在RF频率呈现一个高阻抗，包络频率终端电路140可能起到改善由输出电路130和偏压供电(未显示)之间的相互作用造成的器件100的低频共振。在直流阻塞电容器136被排除的实施例中，Vdd或可在输出终端104提供。实质上，从匹配的角度来看，包络频率终端电路140是“看不见”的，因为它仅仅以包络频率影响输出阻抗(即，包络频率终端电路140给器件100的包络频率提供终端)。
[0048]根据一个实施例，包络频率终端电路140包括一个电容器146,其或可在本文中被称为一个“包络电容器”。在一个实施例中，包络电容器146的一个第一板(或终端)耦合于RF 冷节点终端108,以及包络电容器146的一个第二极板(或终端)耦合于地面(或另一个参考电压)。包络电容器146或可是一个分立元件，例如，并且可能具有一个位于大约2.0毫微法拉(nF)至大约1.0微法拉范围之间的值，虽然包络电容器146可能具有位于这些范围之外的值。根据一个实施例，包络电容器146或可通过相对低电感连接耦合于器件100所耦合的一个印刷电路板(PCB)。
[0049]根据一个实施例，输入电路110、晶体管120以及输出电路130都在单个半导体芯片 (例如，图4的芯片450)上实现。换句话说，RF放大器器件100是单片式。在替代实施例中，输入电路110和/或输出电路130的各部分或可实现为离散组件，和/或在与半导体芯片不同的半导体芯片上被实现，其中晶体管120在该半导体芯片上被实现。虽然附图和描述聚焦在单片式实现中，基于本文的描述，本领域技术人员将了解如何进行各种修改以用于非单片式实现(即，在输入和/或输出电路的一些组件被包含在芯片内而不是晶体管芯片内的一个实现中)。
[0050]根据在输入电路110、晶体管120以及输出电路130都在单个半导体衬底上实现的实施例，这些电路组件或可靠近(例如，在下面，在其上和以上)衬底的顶表面形成。相反，在一个实施例中，一些或所有输入终端102、输出终端104、参考电压终端106和RF冷节点终端 108分别可能包括一个耦合于衬底的底表面的导电特征。当耦合于下衬底表面时，终端102、 104、106、108通过底衬底表面的无导电区域(S卩，下衬底表面的部分，其中不导电材料耦合于该部分)物理上彼此分离。在任何情况下，终端102、104、106、108使RF放大器器件100与外部电路电親合。[0051 ] 例如，RF放大器器件100或可在物理上以及电耦合于一个PCB或其它衬底(例如，图 16的PCB1610)，其包括放大器系统的附加电路。在此配置中，一个器件板(由虚线150表示) 被建立，其中存在于器件板一侧上的放大器组件(例如，位于图1的线150以上的组件或“位于器件板上”)或可在单个半导体衬底上实现，以及存在于器件板另一侧上的组件(例如，位于图1的线150的以下的组件，或“位于器件板下”)或可耦合于PCB或其它衬底。
[0052] 例如，并且正如将在后面更详细描述的，接地参考、电压参考(例如，VDD)、其它组件(例如，电容器146)、传输线、信号分离器、信号组合器、移相器以及各种其它放大器组件或可在器件板下实现。[〇〇53]在图1所示的实施例中，输入电路110被配置为一个低通滤波器，以及输出电路130 被配置为一个高通滤波器。如上所述，在放大器200的一个替代实施例中，正如图2所示，输入电路210或可被配置为一个高通滤波器，和/或输出电路230或可被配置为一个低通滤波器。例如，一个高通滤波器输入电路210可能包括一个并联电感元件216和一个串联耦合的并联电容器214。更具体地，电感元件216具有一个电耦合于晶体管120的栅极以及输入终端 1〇2(例如，通过导电结构160)的第一终端。电感元件216具有一个耦合于并联电容器214的一个第一板(或终端)的第二终端。并联电容器214的一个第二板(或终端)通过导电结构162 耦合于电压参考终端1〇6(或另一个不同的电压参考终端)。[〇〇54] 一个低通滤波器输出电路230可能包括一个电感元件234和一个并联电容器232。 更具体地，电感元件234—个第一终端电耦合于晶体管120的漏极，电感性元件234的一个第二终端电耦合于输出终端1〇4(例如，通过导电结构170)和并联电容器232的一个第一板(或终端)。根据一个实施例，一个直流阻塞电容器136或可耦合于电感元件234的第二终端和输出终端104之间，如图所示，或者在其它实施例中，当包括时，直流阻塞电容器136或可被排除。并联电容器232的第一板还电耦合于输出终端104(例如，通过导电结构170和直流阻塞电容器136)，以及并联电容器的第二板(或终端)232电耦合于电压参考终端106(例如，通过导电结构166)。[〇〇55] 在示例实施例中，当包括时，一个RF低阻抗节点242存在于电感器234和直流阻塞电容器236之间。通过一个或多个附加导电结构168(例如，导电通孔)和终端108,节点242或可耦合于一个外部电路(例如，包括一个电压源Vdd和一个包络频率终端电路140)。在一个实施例中，为了避免直接将Vdd耦合于RF低阻抗节点242，高阻抗元件244在Vdd和节点242之间提供。高阻抗元件244例如或可被实施为1/4波线或一个电感元件。虽然图2显示了在器件板150下(例如，在器件耦合的PCB上)实现的高阻抗元件244,在另一个实施例中，高阻抗元件244或可在器件板150上实现(例如，耦合于或单片式形成为半导体衬底的部分)。在直流阻塞电容器136被排除的实施例中，终端104和108或可被替换为单个终端以用于输出放大的输出信号，并且Vdd、高阻抗元件244和/或包络频率终端电路140或可在该终端提供。 [〇〇56]也正如上面提到的，在另一个替代实施例中，输入电路和/或输出电路的任一个或两个或可被配置为一个带通滤波器。例如，在图1所示的放大器300的实施例种，输入电路 310和输出电路330被配置为带通滤波器。更具体地，带通滤波器输入电路310包括一个低通滤波器部分和一个高通滤波器部分。低通滤波器部分包括一个电感元件316和一个并联电容器314,而高通滤波器部分包括一个并联电感元件317和一个串联耦合的并联电容器315。 更具体地，并联电容器314具有一个耦合于输入终端102(例如，通过导电结构160)的第一板 (或终端)以及一个通过导电结构162电耦合于电压参考终端106(或另一个不同的电压参考终端)的第二板(或终端)。电感元件316具有一个电耦合于输入终端102(例如，通过导电结构160)的第一终端以及一个电親合于晶体管120的栅极的第二终端。根据一个实施例，一个直流阻塞电容器312或可耦合于电感元件316的第一终端和输入终端102之间，[〇〇57]如图所示，在其它实施例中，或者直流阻塞电容器312或可被排除。电感元件317具有一个耦合于电感元件316的第二终端以及晶体管120的栅极的第一终端。此外，电感元件 317具有一个耦合于并联电容器315的一个第一板(或终端)的第二终端。并联电容器315的一个第二板(或终端)通过导电结构162电耦合于电压参考终端106(或另一个不同的电压参考终端)。[〇〇58] 在示例实施例中，RF冷节点318存在于电感器317和并联电容器315之间。通过一个或多个附加导电结构362(例如，导电通孔)和RF冷节点终端302，RF冷节点318或可耦合于一个外部电路(例如，包括一个电压源Vgg和一个包络频率终端电路340)。
[0059]带通滤波器电路330还包括一个高通滤波器部分和一个低通滤波器部分。高通滤波器部分包括一个并联电感元件334和一个串联耦合的并联电容器332,而低通滤波器部分包括一个并联电感元件335和一个并联电容器333。更具体地，并联电容器334具有一个耦合于
[0060]晶体管120的漏极以及电感元件335的一个第一终端的第一终端。此外，电感元件 334具有一个耦合于并联电容器332的第一板(或终端)的第二终端。并联电容器332的一个第二板(或终端)通过导电结构166电耦合于电压参考终端106(或另一个不同的电压参考终端)。电感元件335具有一个电耦合于晶体管120的漏极和电感元件334的第一终端的第一终端，以及一个耦合于输出终端1〇4(例如，通过导电结构170)的第二终端。根据一个实施例， 一个直流阻塞电容器136或可耦合于电感元件335的第二终端和输出终端104之间，如图所示，在其它实施例中，或者直流阻塞电容器136或可被排除。电感元件335的第二终端还耦合于并联电容器333的一个第一板(或终端)。并联电容器333的一个第二板(或终端)通过导电结构166电耦合于电压参考终端106(或另一个不同的电压参考终端)。[〇〇611 在示例实施例中，一个RF冷节点342存在于电感器334和并联电容器332之间。通过一个或多个附加导电结构168 (例如，导电通孔)和RF冷节点终端108，RF冷节点342或可耦合于一个外部电路(例如，包括一个电压源Vdd和一个包络频率终端电路140)。
[0062]现在将描述图1放大器的集成电路实现的实施例。应该结合图4和图5以增加理解， 其中图4和图5分别是半导体芯片450的顶部和底部视图，根据一个示例实施例，半导体芯片 450包括两个放大器路径400、401的部分。在描述半导体芯片450时还参照图6-10,因为这些图说明了芯片450的部分的剖面或放大图，并且这些图对理解实施例的各种细节很有帮助。 更具体地，图6、图8和图9是图4的芯片沿着线6-6、8-8和9-9的截面侧视图并且图7是芯片沿着对应于图4的线6-6的截面侧视图。应注意，图6-9的截面图描绘了覆盖了芯片(例如，芯片450)的顶表面的密封材料(例如，密封材料690)。然而，为了避免模糊下面的特征，密封材料没有在图4和10中描述。另外，在某些实施例中，密封材料可能被排除。[〇〇63] 首先参照图4和图6,芯片450包括一个具有顶和底衬底表面652、654的半导体衬底 650,以及一组多个形成于并且耦合于顶衬底表面652的介电导电层680(在本文中称为“堆积”层)。在各种截面图中，为简单起见，只有最低(即，最接近衬底650)和最高(S卩，最靠近顶部芯片表面452)堆积层680被描绘，并且垂直省略号被包括在内以表不附加介电导电层或可包括在最低和最高堆积层680之间。例如，最靠近顶部衬底表面652的导电层681或可是Ml层(金属1层)，而最靠近顶部芯片表面452的导电层682，683或可分别是M4和M5层。例如，导电层681-683或可由铝-铜-钨(AlCuW)或其它常用的导电层材料形成。正如后面将要描述的，根据一个实施例，包括在电感器416、417、434、435内的金属层的全部或部分(例如， 层683)可能包括不同于底层金属层(例如，层681，682)材料的材料。虽然示例实施例在本文中被描述为具有五个金属层681-683(例如，M1-M5)，一个器件也可能具有更多或更少的金属层。此外，虽然下面的说明描述了电感器416、417、434、435和电容器414、415、432、433由特定金属层682,683的部分形成，但是电感器416、417、434、435和电容器414、415、432、433 也或可由其它金属层的部分来形成。[〇〇64] 底衬底表面654对应于芯片450的底表面554(图5)，并且顶表面上的堆积层680的顶表面658对应于芯片450的顶表面452。如上所述，密封材料690 (例如，塑料封装)或可耦合于顶芯片表面452,虽然在其它实施例，密封材料690或可被排除。[〇〇65] 在各种实施例中，半导体衬底650可能包括硅、硅-绝缘体(SOI)、硅-蓝宝石(S0S)、 砷化镓(GaAs)、氮化镓(GaN)、氮化镓碳化硅、硅基GaN或其它类型的衬底材料。例如，衬底 650可能具有位于大约50微米至大约100微米(例如，大约75微米)范围之间的厚度651，虽然衬底650也可能更薄或更厚。衬底650例如可能包括一个基底半导体衬底和一个或多个在基底半导体衬底的表面上外延形成的附加半导体层。在一个特定示例实施例中，衬底650是一个高电阻率硅衬底(例如，一个硅衬底，它的体电阻率位于大约1000欧姆/厘米(cm)至大约 100，000欧姆/厘米或更大的范围之间)。或者，衬底650或可是一个半绝缘性GaAs衬底(例如，一个GaAs衬底，它的体电阻率高达108欧姆/厘米)，或者另一种合适的高电阻率衬底。在这样的实施例中，并且正如将在后面详细描述的，位于顶和底衬底表面652、654之间的电连接或可使用导电通衬底通孔(TSV)(例如，图6、图8的TSV 661、664、671、863、865、869)制成。 或者，顶和底衬底表面之间的电连接面652、654或可使用环绕式终端(例如，图7的环绕式终端760、770)或使用其它导电结构制成。其它实施例仍然或可使用低电阻率衬底来实现。 [〇〇66] 一组多个有源和无源器件在半导体衬底650上或其内形成。更具体地，每个放大器路径400、401包括一个输入电路(例如，图1的输入电路110)和一个输出电路(例如，图1的输出电路130)，其中一个输出电路(例如，图1的输出电路130)包括至少一个电感器416、417 (例如，图1的电感元件116)和至少一个电容器414、415(例如，图1的电容器114)、一个晶体管420、421(例如，图1的晶体管120)以及一个输出电路(例如，图1的输出电路130);输出电路包括至少一个电感器434、435(例如，图1的电感元件134)和至少一个电容器432、433(例如，图1的电容器132)。晶体管420、421表示放大器路径400、401的放大元件。在所示实施例中，每个放大器路径400、401是单级放大器(例如，每个都包括一个功率晶体管420、421)。在替代实施例中，每个放大器路径或可被实现为多级放大器(例如，一个前置放大器晶体管于一个末级放大器晶体管串联)。在这种实施例中，一个匹配电路或可在前置放大器和末级放大器级之间实施。
[0067]通过在下面更详细描述的各种导电结构，芯片450的有源和无源元件彼此电耦合并且耦合于一组多个耦合于底衬底表面654导电特征502、503、504、505、506 (例如，图1的导电组件102、104、106、108)。这些导电特征502-506便于芯片的有源和无源组件与外部电路的电连接(例如，图4的电路140,以及图18的1850、1852、1860、1862)。[〇〇68] 所述组多个导电特征502-506的各种不同视图在图5,6,8和9中显示。由于导电特征502-506相对于覆盖了顶衬底表面652的其它电路的相对位置与本发明主题有关，所以导电特征502-506也在图4中显示，虽然用虚线边框表示它们不靠近顶衬底表面652，而是耦合于底芯片表面554。[〇〇69]每个导电特征502-506仅仅部分地覆盖所述底芯片表面554以定义多个跨越了所述底芯片表面554的各个部分的无导体区域580、582、584、586。正如本文所使用的，一个“无导体区域”是底芯片表面554的一个部分，其中不导电材料(或导电材料的至少一小部分)耦合于该部分。根据一个实施例子，各个导电特征502-506通过无导体区域580、582、584、586 穿过底芯片表面554彼此电隔离。无导体区域584、586对提供给放大器路径400、401的输入信号提供电分离。正如将在后面更详细描述的，无导体区域580、582直接与顶衬底表面652 的部分480、482相对(在垂直方向，相对于图6)，其中电感器416、417、434、435在该部分上形成。因为器件内的电感器415、417、434、435下缺乏电压参考面，根据各种实施例，电感器 415、417、434、435或可在本文中称为“浮动”电感器。无导体区域580、582在浮动电感器415、 417、434、435下内含物可能实现多个优点，正如将在后面更详细讨论的。
[0070]根据一个实施例，导电特征502-506分别可能形成一个图案的导电层655的一部分，其耦合于底衬底表面654,其中图案的导电层内的空隙对应于无导体区域580、582、584、 586。在各种实施例中，一些或所有导电特征502-506或可直接连接到底衬底表面654，或绝缘层656或可存在于一些或所有导电特征502-506之间，以便它们从衬底650分离。根据一个实施例，导电层655包括电镀铜(S卩，使用电镀工艺施加的多个层)或其它导电金属或金属合金，而且导电层655的厚度657位于大约10微米至大约50微米范围之间。图案的导电层655或可由单个导电材料的一个或多个层形成，或者由不同材料的层形成。此外，图案的导电层 655或可比上述给定范围更薄或更厚。或者，导电特征502-506或可是以其它方式耦合于(例如，结合、焊接、粘合等等)底部衬底表面654的不同结构。[〇〇71] 在任何情况下，导电特征502、503分别表示第一和第二放大器路径400、401的输入终端(例如，图1的终端102的两个实例)以及导电特征504、505分别表示第一和第二放大器路径400、401的输出终端(例如，图1的终端104的两个实例)。导电特征506表示一个电压参考终端(例如，图1的电压参考终端106)，虽然电压参考终端在所示实施例中被描绘为单个导电特征506。在替代实施例中，一组不同的和独立的导电特征可能包括用作一组多个电压参考终端。此外，导电特征508、509(图5、8、9)表示了一些终端(例如，图1的终端108的三个实例)，这些终端使放大器路径400、401的部分耦合于其它外部电路。[〇〇72] 例如，导电特征508、509可能表示RF冷节点终端(例如，RF冷节点终端108的多个实例)，其使RF冷节点(例如，图1的节点148)耦合于外部电路(例如，耦合于图1的包络频率终端电路140)。正如将在后面更详细描述的，电感器434、435和电容器432、433之间的节点表示RF冷节点节点。此外，导电特征508、509可能使一个偏置电压(例如，Vdd)被提供给每个放大器路径400、401的晶体管420、421的漏极终端424、425。虽然未显示，类似的导电特征或可被提供给输入电路中的RF冷节点，以提供给晶体管420、421的控制终端422、423提供一个偏置电压的能力。[〇〇73]现在将更详细地描述沿着放大路径400,芯片450的各种组件之间的互连。应了解， 基本上类似的互连或可沿着放大路径401实现。在任何情况下，并且参照图4-6和图8,被配置以接收输入RF信号的导电特征502通过第一组导电结构660(例如，图1的导电结构160)被电连接到输入电路(例如，图1的输入电路110)，其中该第一组导电结构在导电特征502和到输入电路的一个输入节点461(例如，图1的节点161)之间提供了一个连续电路径。[〇〇74] 根据一个实施例，第一组导电结构660可能包括一个或多个TSV661、导电层部分 681-683以及电耦合导电层部分681-683的导电通孔663。在一个实施例中，TSV 661或可从具有电介质通孔衬里材料662的衬底650隔离，虽然在其它实施例中，衬里材料662或可被排除。[〇〇75]正如图4和图6最清楚描绘的，路径400的输入电路包括电感器416(例如，图1的电感器116的并联实例)和电容器414(例如，图1的电容器114)，并且路径401的输入电路包括电感器417(例如，图1的电感器116的并联实例)和电容器415(例如，图1的电容器114)。更具体地，路径400的输入电路包括电感器416,其并联耦合于节点461和晶体管420(例如，图1的晶体管120)的控制终端422(例如，栅极)之间。同样，路径401的输入电路包括电感器417,其并联耦合于导电结构461和晶体管421的控制终端423之间。每个电感器416、417被实施为一个由一个或多个导电层(例如，层682、683)的部分形成的集成螺旋电感器。该螺旋电感器或可最少由一个导电层形成或由多个导电层形成，其中导电通孔互连电感器部分。每个电感器416、417的第一(输入)终端親合于其相应的输入电路的输入节点，并且每个电感416、417 的第二(输出)终端通过导电层的部分418、419(例如，导电层682)耦合于晶体管420、421的控制终端422、423。[〇〇76]正如图4和图8最清楚描绘的，电容器414、415耦合于输入电路输入节点(例如，路径400的节点461)和电压参考终端506 (例如，图1的终端106)之间。更具体地，电容器414的一个第一板(或电极)814耦合于节点461(因此耦合于电感器416的输入终端)，并且电容器 414的一个第二板(或电极)815通过导电结构862(例如，图1的导电结构162)耦合于电压参考终端506。电容器415同样耦合于导电结构461和电压参考终端506之间。在所示实施例中， 电容器414、415被实现为金属-绝缘体-金属(MHO电容器，每个包括两个导电层683的垂直对准部分(例如，第一和第二电容板814、815)以及电容板814、815之间的夹层电介质。另外， 导电结构862可能包括一个或多个TSV 863、导电层681、682的部分以及电耦合导电层681、 682的部分的导电通孔864。在一个实施例中，虽然未显示，TSV 863或可从具有电介质通孔衬里材料的衬底650隔离，虽然在其它实施例中，衬里材料或可被排除。[〇〇77] 如前所述，晶体管420、421例如或可是LDMOS FET晶体管。每个晶体管420、421包括一个控制终端422、423(例如，栅极)、一个第一电流导电区(例如，耦合于一个漏极终端424、 425的漏极区)以及一个第二电流导电区(例如，源极区)。正如结合图1所讨论的，控制终端耦合于输入电路110,其中一个电流导电区(例如，漏极区)耦合于输出电路130,以及另一个电流导电区(例如，源极区)耦合于一个电压参考。现在参照图10,将描述晶体管420的附加细节，其中图10是晶体管420的部分10(图4)的顶视图。为了清楚，也将参照图6的截面图。 [〇〇78] 参照图10,晶体管420包括一个有源区610,其具有一组多个形成于顶衬底表面652 下方的衬底650内的基本上平行对准的漏极区1025和源极区1030(用虚线矩形画出)。由于其细长形状和相互交叉排列，漏极和源极区1025、1030可能被称为“手指”。在任何情况下， 漏极区10 2 5电親合于导电(例如，金属)漏极手指接触10 24，每个都延伸到漏极接触4 24。源极区1030电耦合于导电(例如，金属)源极手指接触1062,其反过来又耦合于导电TSV 664 (图6)，其中TSV 664通过衬底650延伸至导电特征506(例如，图1的电压参考终端106)。在各种实施例中，TSV 664可能排列有介电材料或没有介电材料以从衬底650隔离TSV 664。在一些实施例中，一个可变传导通道以及一个漏极漂移区存在于每个晶体管手指的相邻源极和漏极区1030、1025之间。导电(例如，多晶硅)栅极结构1022耦合于并且穿过通道区从栅极接触422延伸，以便在操作期间施加到栅极接触422的电压可能调制通道的导电性，因此调节源极和漏极区1030、1025之间(或最终位于导电特征506和漏极接触424之间)的电流。[〇〇79] 虽然图10显示了一个LDMOS FET的特定布局，应了解，在各种实施例中，许多不同的布局或可被实现以提供晶体管。例如，在一些实施例中，掺杂的沉接区或可被用于提供位于源极区和底衬底表面654的导电特征506之间的电路径的部分。很多其它修改也可以进行，这取决于所选择的衬底的特征和晶体管的操作及性能。
[0080] 再次参照图4-6和图8,晶体管420、421的漏极终端424、425电耦合于导电特征504、 5 0 5 (例如，图1的终端10 4的两个实例)以及输出电路(例如，图1的输出电路13 0的两个实例)。首先考虑漏极终端424、425和导电特征504、505之间的电耦合，图4的顶视图显示了在漏极终端424、425和节点471、473(例如，图1的节点171的多个实例)之间延伸的导电特征 472、474的多个实例。导电特征472、474例如可能包括一个或多个导电层681-683的部分以互连了漏极终端424、425和导电层681-683的部分的导电通孔。正如图6和截面图最清楚描绘的，节点471、473电耦合于导电特征504、505(因此漏极终端424、425电耦合于导电特征 504、505)。例如，图6描绘了节点471通过一组导电结构670耦合于导电特征504(例如，节点 171通过图1的导电结构170耦合于终端104)。该组导电结构670在节点471和导电特征504之间提供了一个连续电路径。根据一个实施例，该组导电结构670可能包括一个或多个TSV 671、导电层681-683的部分以及电耦合导电层681-683的部分的导电通孔673。在一个实施例中，TSV 671或可从具有电介质通孔衬里材料672的衬底650隔离，虽然在其它实施例中， 衬里材料672或可被排除。在任何情况下，当芯片450被结合到放大器系统时，导电特征504、 505被配置以输出由晶体管420、421产生的放大的RF信号。[〇〇811如上所述，漏极终端424、425也被电连接到输出电路(例如，图1的输出电路130的两个实例)。正如图4和图6最清楚描绘的，路径400的输出电路包括电感器434(例如，图1的电感器134的并联实例)和电容器43 2 (例如，图1的电容器132)以及路径401的输出电路包括电感器435(例如，图1的电感器134的并联实例)和电容器433(例如，图1的电容器132)。更具体地，路径400的输出电路包括电感器434,其并联耦合于漏极终端424(或节点471)和节点 442之间(例如，图1的节点142)。另外，正如图8最清楚描绘的，输出电路还包括电容器432， 其通过另一组导电结构866耦合于节点442和导电特征506之间。[〇〇82] 每个电感器434、435被实施为一个由一个或多个导电层(例如，层682、683)的部分形成的集成螺旋电感器。该螺旋电感器或可最少由一个导电层形成或由多个导电层形成，其中导电通孔互连电感器部分。根据一个实施例，至少包括了电感器416、417、434、435的顶导电层683的至少部分或可由一种不同于形成底部金属层681、682,和/或层683的其它部分的材料形成或包括这种材料。例如，如图6所示，层683的对应于电感器416、417、434、435的部分可能包括多个导电材料层684，685。例如，底导电材料层684可能包括AlCuW(或某些其它材料)，如先前所讨论的，并且顶导电材料层685可能包括铜(Cu)或一些其它高导电性材料。或者，层683的对应于部分或所有电感器416、417、434、435的部分可能包括更多高导电材料(例如，铜)的单层。高导电材料的内含物可能增加电感器416、417、434、435的〇，其或可对输出电路中的电感器434、435特别有利，这是因为位于放大器路径400的高功率侧的电感器434、435的Q可能显著影响位于放大器路径400的低功率侧的电感器416、417的Q。在其它实施例中，层683的对应于部分或所有电感器416、417、434、435的部分可能包括与其它层 681、682基本上相同的材料。[0〇83] 每个电感器434、435的一个第一(输入)终端通过一个导电层的部分436、437分别親合于晶体管420、421的漏极终端424、425。正如图4和图9最清楚显不的，每个电感器434、 435的一个第二(输出)终端耦合于节点442、444。正如先前在图1的描述中讨论的，电感器 434和电容器432的值或可被选择，以便电感器434和电容器432之间的节点442(或图1的节点142)作为一个RF冷节点。[〇〇84] 正如图4和图8最清楚描绘的，电容器432、433耦合于节点442(路径400)和电压参考终端506 (例如，图1的终端106)之间。更具体地，电容器432的一个第一板(或电极)816耦合于节点442(因此耦合于电感器434的输出终端)以及电容器432的一个第二板(或电极) 817通过导电结构866(例如，图1的导电结构166)親合于电压参考终端。电容器433同样親合于节点444和电压参考终端506之间。在所示实施例中，电容器432、433被实现为MM电容器， 每个包括两个导电层683、682的垂直对准部分(例如，第一和第二电容板816、817)和电容板 816、817之间的夹层电介质。另外，导电结构866可能包括一个或多个TSV 865、导电层681、 682的部分以及电耦合导电层681、682的导电通孔867。在一个实施例中，虽然未显示，TSV 865或可从具有电介质通孔衬里材料的衬底650隔离，虽然在其它实施例中，衬里材料或可被排除。[〇〇85] 如先前所述，节点442、444可能表示电感器434、435和电容器432、433之间的RF冷节点。根据一个实施例，芯片450包括另外的导电特性，其将RF冷节点442、444电耦合于终端 508、509 (例如，图1的终端108的多个实例)，其提供了将外部电路(例如，图1的电路140)耦合于RF冷节点442、444的能力。正如图8和图9最清楚描绘的，例如，沿着路径400,芯片450包括电耦合了RF冷节点442和终端508的导电结构868(例如，图1的导电结构168)。导电结构 868可能包括一个或多个TSV869、导电层681-683的部分以及电耦合导电层681-683的部分的导电通孔871。在一个实施例中，TSV 869或可从具有电介质通孔衬里材料870的衬底650 隔离，虽然在其它实施例中，衬里材料870或可被排除。
[0086]在上述实施例中，导电结构660、670、862、866、868(包括了5￥661、671、863、865、 869)被用于提供位于在顶衬底表面652山形成的组件和耦合于底衬底表面654的导电特征 502-506之间的电连接。在替代实施例中，替代导电结构或可被实现以取代导电结构660、 670、862、866、868的所有或部分。例如，在图7(对应于图6的截面图的位置)描绘的替代实施例中，导电结构660、670或可被替换为导电环绕式终端760、770，其耦合于芯片750的侧表面以将导电特征702、704与位于顶衬底表面752上的输入和输出电路进行互联。在一个实施例中，环绕式760、770或可从具有电介质材料762、772的衬底电隔离，虽然电介质材料762、772 或可被排除。在其它替代实施例中，其它类型的导电结构(例如，印刷导电线、键合线等等) 或可被用于将对应于输入和输出终端的导电特征分别与输入和输出电路进行互连。在其它替代实施例中，一些或所有导电结构862、866、868或可类似地被替换为环绕式终端或其它类型的导电结构。[〇〇87]芯片450被显示为包括两个平行的放大器路径400、401的部分。在这种实施例中， 一个或多个隔离特征490或可被嵌入芯片450、密封490或以其它方式插入在两个平行的放大器路径400、401之间以降低两个路径之间的潜在信号干扰。此外，放大器路径400、401的晶体管420、421的大小不同，正如通过各自不同的区域所示。相应地，晶体管420、421可以具有不同的载流容量。例如，晶体管421或可能够处理两倍的晶体管420的电流。这样的排列或可例如，在一个非对称Doherty放大器(例如，图18的Doherty放大器1800)中特别有利，其中峰值放大器或可比主放大器显著更大。在替代实施例中，晶体管420、421的尺寸和/或载流容量或可基本上相同(例如，用于一个对称Doherty放大器或另一类型的放大器)。[〇〇88]虽然芯片450被显示为包括两个平行的放大器路径400、401，芯片的替代实施例可能包括单个放大器路径的一部分。芯片的其它替代实施例可能包括两个以上的放大器路径的部分。在所示实施例中，第一和第二放大器路径400、401可能分别对应于Doherty放大器的主放大器路径和峰值放大器路径。或者，第一和第二放大器路径400、401也或可合并到其它类型的放大器。为了简明，只详细描述了放大器路径400,但应了解，放大器路径401包括基本上相似的特征。
[0089] 虽然图4-10的实施例包含对应于图1的放大器结构100的电路，但应了解1C器件的替代实施例可能包含不同配置的放大器(例如，图2、图3的放大器200、300,或其它不同配置的放大器)。各种实施例的一个共同方面在一个放大器路径的输入和/或输出电路中包含了一个或多个“浮动”电感器。基于本文的描述，本领域技术人员将了解如何将一个或多个这样的浮动电感器合并到不同配置的1C。
[0090]图11是一种制作一个包括了放大器至少一部分的器件(例如，芯片450)的方法的流程图。正如将在下面讨论的，根据一个示例实施例，晶圆级芯片尺寸封装(WLCSP)技术或可被用于完成该器件，以便它可以容易地耦合于一个印刷电路板，其中该印刷电路板包括一个放大器(例如，图18的Doherty放大器1800，或另一种类型的放大器)的其它部分。或者， 在形成芯片450之后，芯片450或可耦合于引线(例如，图12的引线1202-1205)和/或法兰或散热器(例如，图12的散热器1206)以及该引线组件(例如，图15的器件1500)或可耦合(例如，焊接)于一个包括了一个放大器的其它部分的PCB(例如，图16的印刷电路板1610)。
[0091]在块1102,晶圆制作技术被用于制作一个晶圆，其包括上述放大器电路的大量实例(例如，大量芯片站点，其中每个包括芯片450的电路)。虽然出于简洁的目的，传统晶圆制作技术在本文中没有详细讨论，但晶圆制作包括很多工艺，其中通孔(例如，通孔661、664、 671、863、865、869)通过一个半导体衬底形成，并且各种有源器件(例如，晶体管420、421)和各种无源器件(例如，电感器416、417、434、435和电容器415、415、432、433)连同其互联在晶圆的一个顶表面内或其上形成。晶圆的背面侧随后或可减薄至所需的厚度，这就暴露了通孔的底侧端部。导电特征(例如，导电特征502、504、506、508)随后耦合于减薄的晶圆的底表面。例如，厚的图案的里衬金属层或可施加到晶圆的底表面以产生导电特征。
[0092]根据一个实施例，在块1104,封装(例如，封装690)随后或可施加到晶体管和无源器件上的晶圆的顶表面。或者，封装步骤1104或可被排除。[〇〇93]在块1106,晶圆沿着锯道被切割以从晶圆分出单个芯片(例如，芯片450)。在这点上，芯片450或可被认为是一个“无封装”产品，其或可直接耦合(例如，焊接)于一个PCB，其中该PCB包括了器件400所合并到的放大器的其它部分。[〇〇94]或者，正如图12-15所示，芯片或可被封装。根据一个实施例，在块1108,封装基本上包括将每个分出的芯片耦合于一个引线框，并且在块1110对组件进行封装。根据一个实施例，将芯片附着于引线框(块1108)的过程或可在一个并行过程中通过使用矩阵引线框、 带或其它引线框结构执行。
[0095]图12显示了矩阵引线框1200,其包括一组多个排列成行列的引线框特征集。在一个替代实施例中，引线框特征集或可被排列在一个带(或单行)，而不是一个矩阵。在所示实施例中，每组引线框特征包括两个导电输入侧引线1202、1203,两个导电输出侧引线1204、 1205以及导电法兰1206(或散热器)。在替代实施例中，每组引线框特征可能包括更多或更少的输入和/或输出引线，和/或可能包括附加信息(例如，用于偏置、耦合于外部电路等等)。另外，在一些实施例中，法兰1206或可被排除。引线1202-1205和法兰1206可能具有类似的厚度，或它们可能具有不同的厚度。例如，如图15所示，引线1202-1205可能具有一个第一厚度(例如，大约〇.15毫米(mm)和大约0.25毫米之间)，以及法兰1206可能具有一个第二厚度(例如，大约0.48毫米和大约1.27毫米之间)，这可能更好地适合法兰充当散热器以在操作期间从芯片450移除热量。[〇〇96] 各种引线框特征1202-1206通过牺牲轨1220和牺牲连接器1222在结构上耦合在一起。为了明确区分引线框1202-1206和牺牲特征1220、1222,引线框特征1202-1206在图12有交叉阴影线。实际上，在一些实施例中，引线框和牺牲特征1202-1206、1220、1222或可整体山由相同的材料形成(例如，由铜或其它材料形成的薄片或碾压引线框)。或者，部分或所有引线框和牺牲特征1202-1206、1220、1222或可以其它方式耦合在一起。例如，引线1202-1205和/或法兰1206或可是压到牺牲特征1220、1222的不同的结构。[〇〇97]现在参照图13,在块1108,一个分割芯片450或可耦合于每个引线框。更具体地，并且正如图15的截面图更清楚显示的，底芯片表面上的导电特征502-506耦合于相应的引线框特征1202-1206年。例如，在一个实施例中，对应于放大器路径400、401的信号输入的导电特征502、503或可分别耦合于引线1202、1203，对应于放大器路径400、401的信号输出的导电特征503、504或可分别可耦合于引线1204、1205以及电压参考特征506或可耦合于法兰 1206。将芯片450耦合于引线框特征1202-1206或可例如通过使用焊接、导电性粘接剂、钎焊、烧结或其它芯片附着技术来实现。。[〇〇98] 现在参照图14,在块1110,组件(S卩，芯片450和引线框1200)或可被封装。在各种实施例中，封装可能利用传递模具(包括薄膜辅助成型)、压缩成型或其它技术。例如，为了产生具有暴露引线的器件(例如，图15的器件1500)，该组件或可被放置在模具中，并且密封材料1490 (例如，热固性塑料或树脂)或可被断言为包括在对应于区域的模腔中，其中在该区域(S卩，芯片450上的、芯片450下的以及引线1202-1205的部分)中需要封装材料1490。或者， 为了产生“无引线”型封装器件(即封装器件，其中引线不从密封材料的侧面延伸)，密封材料或可被施加到组件的整个顶表面上。
[0099]在块1110,器件随后或可通过移除引线框组件1200的牺牲特征1220、1222被分离。 例如，图15显示了器件1500的截面图(例如，图14沿着线15-15的截面)，其包括一个具有附着引线1202、1204和法兰1206的芯片450，这是用密封材料封装的。
[0100]在块1112,器件1500随后或可耦合于一个电气系统。例如，该电气系统可能具有被配置以提供一个或多个输入RF信号(例如，到引线1202U203)的附加电路，以接收由器件 1500产生的放大的RF信号(例如，通过引线1204、1205)以及提供一个电压参考(例如，接地， 通过法兰1206)。参照图16,将器件1500耦合于电气系统可能包括，例如，将器件1500耦合于一个PCB 1610,其中包括一个或多个介电材料层1620(例如，FR-4或其它印刷电路板电介质)和一个或多个导电层1630、1632。虽然图16只显不了一个介电材料层1620和两个导电层 1630、1632,但印刷电路板1610可能包括一个以上的介电材料层，和/或多于两个导电层。此夕卜，在其它实施例中，器件1500或可耦合于一个衬底而不是一个PCB。[〇1〇1]为了将器件1500电机械耦合于PCB 1610,每个导线1202-1205或可被焊接或以其它方式耦合于由PCB 1610的第一导电层1630形成的相应的垫或迹线。根据一个实施例，PCB 1610的第二导电层1632可能延伸到PCB 1610内的一个开口 1640,其尺寸可以调整以接受法兰1206。法兰1206或可被焊接或以其它方式耦合于第二导电层1632的部分，其中该部分延伸到开口 1640。以这种方式，当第二导电层1632耦合于电压参考时，法兰1206可能既充当散热器，也充当到参考电压(例如，接地)的一个连接。在替代实施例中，PCB可能包括一个嵌入的导电契子，其充当一个散热器，也充当到一个参考电压平面的连接。在这种实施例中，法兰1206或可被排除或者基本上更薄(例如，与引线1202-1205有大致相同厚度)。
[0102]重要的是，正如在图16可以看出的，位于浮动电感器416、434和电压参考平面(即， 导电层1632)之间的垂直距离1650基本上比位于浮动电感器416、434和芯片的底表面上的图案的导电层655之间的距离1652大得多。例如，距离1650或可位于大约5密耳至大约50密耳的范围内或更大，这取决于芯片450的累积厚度、导电里衬金属(例如，层655)、引线(例如，引线1202、1204)以及PCB 1610,其中大部分厚度由PCB 1610贡献，而距离1652通常或可位于大约50微米(2密耳)至大约100微米(4密耳)的范围内。在一些实施例中，位于电感器 416、434下的导电层1632的部分可以被移除，从而导致到任何虚拟接地平面的距离1650被进一步增加。
[0103]缺乏一个耦合于衬底450的底表面的连续电压参考平面(S卩，根据各种实施例，位于“浮动”电感器416、417、434、435下的无导体区域的内含物)可能实现一个或多个优点。首先，当与在缺乏各种实施例的无导体区域的芯片内(例如，在具有一个穿过其整个底表面的连续接地平面的芯片内)实现的电感器相比时，通过排除电感器416、417、434、435下导电特征506,电感器416、417、434、435的品质因数(〇)或可显著增加。在传统器件内，螺旋电感器〇 受限于衬底损耗、金属损耗、和/或由于非常靠近电压参考平面产生的电容耦合。因此，许多 RF器件包括更高-Q键合线以提供电感，而不是使用集成螺旋电感器。然而，实施本实施例的 “浮动电感器”416、417、434、435克服了传统螺旋电感器的限制，从而导致电感器比传统集成电感器具有显著更高的Q。[〇1〇4] 在上面讨论的实施例中，可以以几种方式实现电感器416、417、434、435的更高〇。 首先，如先前所描述的，位于电感器416、417、434、435下的电压参考平面基本上是从电感器416、417、434、435推开。虽然电压参考平面(例如，一个接地平面)或可位于一个?08上或器件400最终耦合的其它衬底上(例如，图16的PCB 1610上的电压参考平面1632上)，并且该电压参考平面可能位于电感器416、417、434、435下，电感器416、417、434、435和电压参考平面之间的距离或可显著大于否则如果导电特征在电感器416、417、434、435下延伸而存在的距离，正如图16所示以及上述解释的。此外，正如前面所讨论的，至少包含在顶部金属层的部分内的高导电性材料(例如，铜)可能增加电感器416、417、434、435的Q，其中电感器416、417、434、435由所述顶部金属层(例如，层683)形成。[〇1〇5] 对器件400的特征进行组合导致了电感器416、417、434、435的一个显著更高的〇。 例如，图17是一个说明了相对于一个常规螺旋电感器(例如，在一个芯片内实现的螺旋电感器，其中该芯片的顶表面上有一个连续接地平面)和一个根据一个实施例在一个被安装到一个PCB上(例如，PCB1610)的芯片上(例如，芯片450)实现的电感器(例如，电感器416、417、 434、435中的其中一个)的频率的电感器Q的图表。更具体地，踪迹1710表示相对于一个螺旋电感器(例如，一个常规螺旋电感器)的频率的电感器Q，其中该电感器与一个底层接地平面隔开大约75微米，以及踪迹1720表示相对于一个螺旋电感器(例如，一个通过一个底层无导体区域实现的螺旋电感器，并且电感器下方的接地平面包括一个PCB导电层的一部分)。如该图表所示，在大约3.5千兆赫的频率，常规电感器的Q大约是28并且根据一个实施例的电感器的Q大约是43。鉴于电感器和接地平面之间的相同间距，电感器的频率的最大Q是电感值的函数。因此，最大Q点或可被移动到比图17中描绘的更低或更高的频率。
[0106] 正如图17上述说明和例子结果表示的，在一些实施例中，具有一个耦合于芯片的底层电压参考平面的常规集成电感器可能具有25-35或更小的Q，集成电感416、417、434、 435可能达到大于40或更大的Q(例如包括大于65的Q因数)。当相对于输出电路435(例如，图 1的输出电路130)的电感器434、435实施时，导致增加的Q的各种实施例的特征或可特别有利，这是因为电感器434、435的Q显著影响了器件400和放大器的效率。
[0107]除了实现更高的Q电感，实施各种实施例以增加器件电感密度。因为一个螺旋电感器基本上是一个传输线，所以电容组件存在于一个螺旋电感器和一个电压参考平面之间， 其中电感器位于该平面上。通过推开电压参考平面，电容部分减小并且电感升高(当与具有接近电压参考平面的电感器相比时)。
[0108]此外，使用键合线减少或消除电感器可能显著简化并降低后端组装工艺的成本。 更具体地，用于将键合线阵列附着和成形到器件引线或位于器件组件之间以实现所希望的电感的专门设备或可从后端生产设备消除。此外，消除键合线阵列还消除了这些阵列之间的感应耦合，否则它可能不利地影响性能。[〇1〇9]如先前所讨论的，放大器芯片的实施例(例如，芯片450或具有更多或更少放大器路径的其它芯片)或可被合并到任何各种不同类型的放大器系统。例如，一个双路径芯片， 例如芯片450，或可被合并到一个双路Doherty功率放大器，它包括一个主放大器路径和一个峰值放大器路径。这样的实施例在图18中显示，图18是一个Doherty功率放大器1800的简化方框图。根据一个实施例，放大器系统1800包括一个输入节点1801、一个输出节点1870、 一个功率分配器1840、一个RF放大器器件1850(例如，芯片450或器件1500)以及一个功率组合器1860。功率分配器1840在输入节点1801和输入终端1802、1803之间耦合于RF放大器器件1850,以及功率组合器1860耦合于RF放大器器件1850的输出终端1804、1805和输出节点1870之间。在输入节点1801接收的输入信号被放大器系统1800放大，并通过输出节点1870 被提供给负载1880 (例如，一个天线)。
[0110]更具体地，在操作期间，功率分配器1840被配置以将在节点1801接收的输入信号的功率分成多个输入信号部分(例如，等分)，其中输入信号的相应部分被提供给输入终端 1802、1803。例如，功率分配器1840的一个第一输出或可耦合于对应于第一放大器路径1822 的输入终端1802,功率分配器1840的一个第二输出或可耦合于对应于第二放大器路径1823 的输入终端1803。功率分配器1840或可在放大器路径1822、1823之间平分输入功率，以便大约一半的输入信号功率被提供给每个放大器路径1822、1823。或者，功率分频器1840可能不均等划分。
[0111]放大器系统1800包括一个位于功率分配器1840的第二输出和对应于峰值放大器路径1823的输入终端1803之间的第一倒相元件1842。例如，第一倒相元件1842或可被实现为一个四分之一波传输变压器(例如，一个90°相位长度传输线)或一个90相变压器的集总元件实现。放大器系统1800还包括一个位于对应于主放大器路径1822的输出终端1804和功率组合器1860的一个求和节点1864之间的第二倒相元件1862。峰值放大器路径1823的输出终端1805也耦合于求和节点1864。正如第一倒相元件1842,第二倒相元件1862或可被实现为一个四分之一波传输变压器(例如，一个90°相位长度传输线)或一个90相变压器的集总元件实现。倒相元件1842、1862的组合确保最终由相应的放大器路径1822、1823提供给求和节点1864的电流基本上彼此同相提供。因此，由求和节点1864提供给输出节点1870的电流 (和负载1880)表示由放大器路径1822，1823提供的电流的同相求和。
[0112]在一个替代实施例中，正负相移或可沿着器件1850的输入处的两个放大器路径 1822、1823被应用以在通过器件1850沿着主和峰值放大器路径1822、1823处理的信号之间达到大约90°的相差。同样，正负相移或可沿着器件1850的输出处的两个放大器路径1822、 1823被应用以确保信号在求和节点1864同相组合。在另一个替代实施例中，放大器系统或可在一个“倒Doherty”配置中进行配置。在这样的配置中，输入侧倒相元件被包括在到主放大器路径的输入处(而不是到峰值放大器路径的输入处)，并且输出侧倒相元件被包括在峰值放大器的输出路径(而不是主放大器路径的输出)。
[0113]RF放大器器件1850包括多个放大器路径1822、1823(例如，图4的放大器路径400、 401)。每个放大器路径1822、1823包括一个输入阻抗匹配电路(输入CKT) 1810、1812(例如， 输入电路110、210、310)、一个或多个放大器级1820、1821(例如，晶体管120、420、421)以及一个串联耦合于器件1850的输入终端1802、1803(例如，导电特征502、503和/或引线1202、 1203)和输出终端1804、1805(例如，导电特征504、505和/或引线1204、1205)之间的输出阻抗匹配电路(输出CKT)1830、1832(例如，输出电路130、230、330)。另外，每个放大器级1820、 1821或可通过终端1806(例如，导电特征结构506和/或法兰1206)耦合于一个电压参考平面 (例如，接地)。
[0114]每个输入阻抗匹配电路1810、1812被配置以以放大器系统1800的基频(或载频)在其相应的输入终端1802、1803提供所期望的输入阻抗。如先前所讨论的，每个输入阻抗匹配电路1810、1812或可被实现为一个低通滤波器电路(例如，图1的输入电路110)、一个高通滤波器电路(例如，图2的输入电路210)或一个带通滤波器电路(例如，图3的输入电路310)，其可能包括各种配置的电感器和电容器(例如，电感器116、216、316、317、416、417和电容器114、214、314、315、414、415)。[〇115] 根据各种实施例，Doherty放大器1800或可是一个对称Doherty放大器或一个不对称Doherty放大器。因此，放大器级1820、1821或可对称(S卩，基本上相同尺寸)或不对称(即， 正如图4所示的不同尺寸)。在Doherty配置中，放大器级1820或可被配置和操作为一个主放大器，以及放大器级1821或可被配置和操作为一个峰值放大器。主放大器级1820被配置为一个AB类放大器，这意味着主放大器级1820的晶体管结构被偏置以提供一个位于180和360 度之间的导通角。相反，峰值放大器级1821被实现为一个晶体管结构，其被配置为一个C类放大器，这意味着峰化放大器级1821的晶体管结构被偏置以提供一个小于180度的导通角。 例如，偏置电压或可通过终端1808、1809(例如，通过导电特征508、509)被提供给主和峰值放大器级1820、1821(例如，RF冷节点442、443)，其中每个可能耦合于一个适当的偏置电压。 或者，峰值放大器级1821或可被连接(例如，通过导电特征509)到外部控制电路，该电路以 RF信号的包络率动态地调整了 AB类和C类之间的峰值放大器的操作模式，这取决于瞬时输出功率要求。主和峰值放大器级1820、1821也或可通过终端1808、1809(例如，包络频率终端电路或其它电路)耦合于其它电路。
[0116]每个输出阻抗匹配电路1830、1832被配置以以放大器系统1800的基频在其相应的输出终端1804、1805提供所期望的输出阻抗。在示例实施例中，放大器系统1800被用于发送 RF信号，并且基频(或载频)是发送频率。如先前所讨论的，每个输出阻抗匹配电路1830、 1832或可被实现为一个高通滤波器电路(例如，图1的输出电路130)、一个低通滤波器电路 (例如，图2的输出电路230)或一个带通滤波器电路(例如，图3的输出电路330)，其可能包括各种配置的电感器和电容器(例如，电感器134、234、334、335、434、435和电容器132、232、 332、333、432、433)。
[0117]根据一个实施例，输入阻抗匹配电路1810、1812基本上彼此相同(例如，低通、高通、或带通电路)，以及输出阻抗匹配电路1830、1832也基本上彼此相同(例如高通，低通、高通、或带通电路)。在其它实施例中，输入阻抗匹配电路1810、1812或可彼此不同，和/或输出阻抗匹配电路1830、1832或可彼此不同。应指出，本文描述的主题并非旨在被限定于输入阻抗匹配电路1810、1812和输出阻抗匹配电路1830、1832的任何特定配置和/或电路拓扑。
[0118]根据一个实施例，多级放大器路径1822、1823都包含在单个集成电路芯片(例如， 芯片450)，其中输入和输出终端1802-1805提供了到器件1850的外部电连接。更具体地，输入和输出终端1802、1803、1804、1805通常表示封装引线、引脚或其它物理接口以用于创建到RF放大器器件1850的内部组件(例如，放大器路径1822、1823)的电连接。参照先前描述的实施例，例如，输入终端1802、1803可能对应于输入引线202、702、703、802以及输出终端 1804、1805 可能对应于输出引线 204、704、705、804、805。
[0119]根据一个实施例，每个输入阻抗匹配电路1810、1812和每个输出阻抗匹配电路 1830、1832组件(例如，电感器、电容器、电阻器和其它组件)或可在与放大器级1820、1821形同的芯片(例如，芯片450上)实现。或者，每个输入和/或输出阻抗匹配电路的一个或多个组件或可在一个单独的芯片(例如，一个集成无源器件芯片)上实现或作为一个分立元件或一组键合线实现。在其它替代实施例中，一些或所有放大器路径1822或可在一个芯片上实现， 并且一些或所有放大器路径1823或可在另一个不同芯片上实现。另外，在各种实施例中，一个放大器可能包括少至一个放大器路径，或一个放大器(包括一个Doherty放大器)可能包括两个以上放大器路径。在各种实施例中，在一个多路径放大器中，放大器路径或可在单个芯片或多个芯片上实现。最后，虽然图18显示了单级放大器路径1822、1823，但实施例也或可通过使用多级放大器路径实现。
[0120]应了解，为了解释的目的并且便于描述图18是一个放大器系统1800的简化表示，并且实际实施例可能包括其它器件和组件以提供附加功能和特征，和/或放大器系统1800或可是一个更大的电气系统的一部分，正如将被理解的。例如，如先前所暗示，本文所讨论的器件的实施例或可被合并到具有单个放大路径或多于两个放大路径的放大器以及具有除Doherty配置之外的放大器。
[0121]—个放大器的实施例包括一个具有一个顶衬底表面和一个底衬底表面的半导体衬底。一个导电特征耦合于所述底衬底表面。所述导电特征仅仅部分地覆盖所述底衬底表面以定义一个跨越了所述底衬底表面的一个部分的无导体区域。一个晶体管形成于所述顶衬底表面。所述晶体管包括一个控制终端、一个第一电流传导终端、一个第二电流传导终端。所述第一电流传导终端电耦合于所述导电特征。一个第一滤波器电路电耦合于所述第二电流传导终端。所述第一滤波器电路包括一个形成于与所述无导体区域相对的所述顶衬底表面的一个部分上的电感器。根据另一个实施例，所述电感器是一个螺旋电感器，其包括形成于所述顶衬底表面的上的一个或多个导电层的部分。
[0122]—个放大器的另一个实施例包括一个单片式有源电路，其包括一个具有一个顶衬底表面和一个底衬底表面的半导体衬底。一个第一导电特征耦合于所述底衬底表面的一个第一区域。所述第一导电特征仅仅部分地覆盖所述底衬底表面。一个第二导电特征耦合于所述底衬底表面的一个第二区域，其中所述第二区域通过一个跨越了所述底衬底表面的一个第一区域的第一无导体区域从所述第一区域分离。一个晶体管形成于所述顶衬底表面。所述晶体管包括一个控制终端、一个第一电流传导终端以及一个第二电流传导终端，其中所述第一电流传导终端电耦合于所述第一导电特征，并且其中所述第二电流传导终端电耦合于所述第二导电特征。一个第一滤波器电路电耦合于所述第二电流传导终端。所述第一滤波器电路包括一个形成于与所述第一无导体区域相对的所述顶衬底表面的一个部分上的电感器。一个第一导电引线耦合于所述第二导电特征。
[0123]根据另一个实施例，所述单片式有源电路还包括:一个穿过跨越了所述底衬底表面的一个第二部分的第二无导体区域从所述第一导电特征物理分离的第三导电特征，以及一个电耦合于所述控制终端和所述第三导电特征的第二滤波器电路。所述放大器还包括一个耦合于所述第三导电特征的第二导电引线。
[0124]—种形成一个放大器的方法的实施例包括在一个半导体衬底的顶衬底形成一个晶体管。所述第一晶体管包括一个控制终端、一个第一电流传导终端以及一个第二电流传导终端。所述方法还包括将一个第一滤波器电路电耦合于所述第二电流传导终端。所述第一滤波器电路包括一个形成于所述顶衬底表面的一部分上的电感器。所述方法还包括将一个第一导电特征耦合于所述半导体衬底的一个顶衬底表面。所述第一导电特征仅仅部分地覆盖所述底衬底表面以定义一个跨越了位于所述电感器的所述底衬底表面的一个第一部分的第一无导体区域。所述第一导电特征电耦合于所述第一电流传导终端。根据另一个实施例，电耦合所述第一滤波电路包括在所述顶衬底表面的所述部分上将所述电感器形成为一个螺旋电感器，其包括形成于所述顶衬底表面的上的一个或多个导电层的部分。
[0125]根据另一个实施例，所述方法还包括将一个第二导电特征耦合于所述底衬底表面。所述第二导电特征电耦合于所述第一滤波电路和所述第二电流传导终端，并且所述第二导电特征通过所述第一无导体区域从所述第一导电特征物理分离。根据另一个实施例，所述方法还包括将一个第二滤波电路电耦合于所述控制终端；以及将一个第三导电特征耦合于所述底衬底表面，其中所述第三导电特征电耦合于所述第二滤波电路和所述控制终端，并且所述第三导电特征通过一个第二无导体区域从所述第一导电特征物理分离。根据另一个实施例，所述方法还包括将一个第一导电引线耦合于所述第二导电特征；以及将一个第二导电引线耦合于所述第一导电特征。根据另一个实施例，所述方法还包括封装所述半导体沉底和所述第一以及第二导电引线。根据另一个实施例，所述第一和第二导电引线包括一个矩阵引线框的第一组引线，其中所述矩阵引线框包括一组多个附加引线组，并且所述方法还包括分别通过一个单片式放大器电路将所述组多个附加半导体衬底耦合于所述组多个引线组;封装还包括封装所述附加半导体衬底和所述附加组引线组；以及所述方法还包括移除所述矩阵引线框的牺牲特征以形成一组多个放大器器件。
[0126]前面的详细描述在本质上仅仅是说明性的，并且不旨在限制本主题的实施例或这种实施例的应用和使用。正如本发明所使用的，词语“示例”指“用作一个例子、实例或说明”。本文中描述为示例的任何实现不一定被解释为优于或胜过其它实现。此外，不旨在被先前技术领域、背景、或以下详细描述中的任何明示或暗示的理论所限定。
[0127]在包含在本发明的各个附图中所显示的连接线旨在表示各种元素之间的示例功能关系和/或物理耦合。应注意，很多替代或附加功能关系或物理连接或可在主题的一个实施例中被提出。此外，某些术语或可同样在本发明中被使用，这只是为了参考的目的，从而不旨在限定，并且除非语境清楚地指示，术语“第一”、“第二”、以及关于结构的其它数字不暗示一个序列或顺序。
[0128]正如本文使用的，一个“节点”指任何内部或外部参考点、连接点、结点、信号线、导电元件等等，其中一个给定信号、逻辑电平、电压、数据模式、电流或量存在于这些地方。此夕卜，两个或更多节点或可通过一个物理元件来实现(并且虽然在一个公共节点接收或输出，两个或多个信号可以被多路复用、调制或者区别)。
[0129]上述描述指被“连接”或“耦合”在一起的元素或节点或特征。正如本发明所使用的，除非另有明确说明，“连接”指一个元素被直接接到(或直接互通)其它元素，并且不一定是机械地连接。同样，除非另有明确说明，“耦合”指一个元素被直接或非直接连接到(直接或非直接互通)其它元素，并且不一定是机械地耦合。因此，虽然附图中所显示的示意图描述了一个示例元素排列，附加中间元素、器件、特征、或组件或可在描述的主题的一个实施例中被提出。
[0130]虽然至少一个示范实施例在上述详细说明中已经被提出了，应认识到还存在大量的变化。还应认识到示范实施例或本发明的实施例不旨在以任何方式限定范围、适用性、或如权利要求所述之发明主题的配置。当然，上述详细描述将给本领域所属技术人员提供一条便捷的路线图以用于实施本发明所描述的实施例。应了解在不脱离权利要求所定义的范围情况下，元素的功能和安排可以做各种变化，其中包括在提交本专利申请时侯的已知等值以及可预见等值。
【主权项】
1.一种放大器，包括:具有顶衬底表面和底衬底表面的半导体衬底；耦合于所述底衬底表面的第一导电特征，其中所述第一导电特征仅仅部分地覆盖所述 底衬底表面以定义跨越了所述底衬底表面的第一部分的第一无导体区域；形成于所述顶衬底表面的第一晶体管，其中所述第一晶体管包括第一控制终端、第一 电流传导终端、第二电流传导终端，其中所述第一电流传导终端电耦合于所述第一导电特 征；以及电耦合于所述第二电流传导终端的第一滤波器电路，其中所述第一滤波器电路包括形 成于与所述第一无导体区域相对的所述顶衬底表面的第一部分上的第一电感器。2.根据权利要求1所述的放大器，其中所述第一电感器是螺旋电感器，其包括形成于所 述顶衬底表面的上的一个或多个导电层的部分。3.根据权利要求1所述的放大器，其中所述第一滤波器电路选自低通滤波器电路、高通 滤波器电路和带通滤波器电路。4.根据权利要求1所述的放大器，还包括:耦合于所述底衬底表面并且穿过所述第一无导体区域从所述第一导电特征物理分离 的第二导电特征，其中所述第二电流传导终端电耦合于所述第二导电特征。5.根据权利要求4所述的放大器，其中所述第二电流传导终端通过至少一个导电结构 电耦合于所述第二导电特征，其中所述至少一个导电结构选自衬底通孔(TSV)和环绕式终端。6.根据权利要求4所述的放大器，其中所述第一电感器具有第一和第二电感器终端，所述第一电感器终端电耦合于所述第二电流传导终端和所述第二导电特征，所述第一滤波器电路还包括具有第一和第二电容板的电容器，所述第一电容板在射频(RF)冷节点电耦合于所述第二电感器终端，以及所述第二电容板电耦合于所述第一导电特征。7.根据权利要求6所述的放大器，还包括:耦合于所述底衬底表面并且穿过所述底衬底表面从所述第一和第二导电特征物理分 离的第三导电特征，其中所述RF冷节点电耦合于所述第三导电特征。8.根据权利要求7所述的放大器，其中:所述RF冷节点通过至少一个在所述顶衬底表面和所述底衬底表面之间延伸的第一 TSV 电耦合于所述第三导电特征，以及所述第二电容板通过至少一个在所述顶衬底表面和所述底衬底表面之间延伸的第二 TSV电親合于所述第一导电特征。9.根据权利要求6所述的放大器，其中所述第一和第二电容板包括形成于所述顶衬底 表面上的第一和第二导电层的部分。10.根据权利要求4所述的放大器，还包括:穿过跨越了所述底衬底表面的一个第二部分的第二无导体区域从所述第一导电特征 物理分离的第三导电特征；以及电耦合于所述第一控制终端和所述第三导电特征的第二滤波器电路。11.根据权利要求10所述的放大器，其中所述第二滤波器电路包括形成于与所述第二 无导体区域相对的所述顶衬底表面的第二部分上的第二电感器。12.根据权利要求10所述的放大器，还包括:耦合于所述第二导电特征的第一导电引线；以及耦合于所述第三导电特征的第二导电引线。13.根据权利要求10所述的放大器，其中所述第二滤波器电路选自低通滤波器电路、高 通滤波器电路和带通滤波器电路。14.根据权利要求4所述的放大器，其中:所述第一电流传导终端通过至少一个在所述顶衬底表面和所述底衬底表面之间延伸 的第一 TSV电耦合于所述第一导电特征，以及所述第二电流传导终端通过至少一个在所述顶衬底表面和所述底衬底表面之间延伸 的第二TSV电耦合于所述第二导电特征。15.根据权利要求4所述的放大器，其中:所述第一和第二导电特征形成了耦合于所述底衬底表面的图案化的导电层的部分，以 及所述图案化的导电层的厚度在10微米-50微米的范围内。16.根据权利要求4所述的放大器，还包括:形成于所述半导体衬底内及其上的第二晶体管，其中所述第二晶体管包括第二控制终 端、第三电流传导终端以及第四电流传导终端；耦合于所述底衬底表面并且穿过跨越了所述底衬底表面的第二部分的第二无导体区 域从所述第一和第二导电特征物理分离的第三导电特征；以及电耦合于所述第三电流传导终端的第二滤波器电路，其中所述第二滤波器电路包括形 成于与所述第二无导体区域相对的所述顶衬底表面的部分上的第二电感器。17.根据权利要求1所述的放大器，还包括:形成于所述半导体衬底内或其上的第二晶体管，其中所述第二晶体管包括第二控制终 端、第三电流传导终端以及第四电流传导终端，并且其中所述第三电流传导终端电耦合于 所述第一导电特征；以及电耦合于所述第四电流传导终端的第二滤波器电路，其中所述第二滤波器电路包括形 成于与所述第一无导体区域相对的所述顶衬底表面的第二部分上的第二电感器。18.根据权利要求1所述的放大器，其中所述半导体衬底是高电阻率衬底。19.根据权利要求1所述的放大器，还包括:形成于所述顶衬底表面上的密封。20.—种放大器，包括:包括了以下内容的单片式有源电路，包括:具有顶衬底表面和底衬底表面的半导体衬底；耦合于所述底衬底表面的第一区域的第一导电特征，其中所述第一导电特征仅仅部分 地覆盖所述底衬底表面；耦合于所述底衬底表面的第二区域的第二导电特征，其中所述第二区域通过跨越了所 述底衬底表面的第一区域的第一无导体区域从所述第一区域分离，形成于所述顶衬底表面的晶体管，其中所述晶体管包括控制终端、第一电流传导终端 以及第二电流传导终端，其中所述第一电流传导终端电耦合于所述第一导电特征，并且其 中所述第二电流传导终端电耦合于所述第二导电特征，以及电耦合于所述第二电流传导终端的第一滤波器电路，其中所述第一滤波器电路包括形 成于与所述第一无导体区域相对的所述顶衬底表面的部分上的电感器;以及 耦合于所述第二导电特征的第一导电引线。21.根据权利要求20所述的放大器，其中:所述单片式有源电路还包括:穿过跨越了所述底衬底表面的第二部分的第二无导体区域从所述第一导电特征物理 分离的第三导电特征，以及电耦合于所述控制终端和所述第三导电特征的第二滤波器电路；以及 所述放大器还包括耦合于所述第三导电特征的第二导电引线。22.根据权利要求21所述的放大器，还包括:一个包括了一个耦合于所述第二导电特征的第一导电迹线以及一个耦合于所述第三 导电特征的第二导电迹线的印刷电路板。23.根据权利要求21所述的放大器，还包括:耦合于所述第一导电特征的导电法兰。24.根据权利要求20所述的放大器，其中所述第一电感器包括螺旋电感器，其包括形成 于所述顶衬底表面的上的一个或多个导电层的部分。25.根据权利要求20所述的放大器，其中:所述第一电感器具有第一和第二电感器终端，所述第一电感器终端电耦合于所述第二电流传导终端和所述第二导电特征，所述第一滤波器电路还包括具有第一和第二电容板的电容器，所述第一电容板电耦合于所述第二导电特征，以及 所述第二电容板电耦合于所述第一导电特征。26.—种形成放大器的方法，所述方法包括以下步骤:在半导体衬底的顶衬底表面形成晶体管，其中所述第一晶体管包括控制终端、第一电 流传导终端以及第二电流传导终端；将第一滤波器电路电耦合于所述第二电流传导终端，其中所述第一滤波器电路包括形 成于所述顶衬底表面的部分上的电感器；以及将第一导电特征耦合于所述半导体衬底的底衬底表面，其中所述第一导电特征仅仅部 分地覆盖所述底衬底表面以定义跨越了位于所述电感器下的所述底衬底表面的第一部分 的第一无导体区域，并且其中所述第一导电特征电耦合于所述第一电流传导终端。27.根据权利要求26所述的方法，其中电耦合所述第一滤波器电路包括:在所述顶衬底表面的所述部分上将所述电感器形成为螺旋电感器，其包括形成于所述 顶衬底表面的上的一个或多个导电层的部分。28.根据权利要求26所述的方法，还包括:将第二导电特征耦合于所述底衬底表面，其中所述第二导电特征电耦合于所述第一滤 波器电路和所述第二电流传导终端，并且所述第二导电特征通过所述第一无导体区域从所述第一导电特征物理分离。29.根据权利要求28所述的方法，还包括:将第二滤波器电路电耦合于所述控制终端；以及将第三导电特征耦合于所述底衬底表面，其中所述第三导电特征电耦合于所述第二滤 波器电路和所述控制终端，并且所述第三导电特征通过第二无导体区域从所述第一导电特 征物理分离。30.根据权利要求29所述的方法，还包括:将第一导电引线耦合于所述第二导电特征；以及 将第二导电引线耦合于所述第一导电特征。31.根据权利要求30所述的方法，还包括:封装所述半导体衬底和所述第一以及第二导电引线。32.根据权利要求31所述的方法，其中所述第一和第二导电引线包括矩阵引线框的第一组引线，其中所述矩阵引线框包括多 个附加引线组；所述方法还包括分别通过单片式放大器电路将所述组多个附加半导体衬底耦合于所 述组多个引线组；封装还包括封装所述附加半导体衬底和所述附加引线组；以及 所述方法还包括移除所述矩阵引线框的牺牲特征以形成多个放大器器件。33.根据权利要求30所述的方法，还包括:将所述第一导电引线电耦合于位于印刷电路板的表面上的第一导电迹线；以及 将所述第二导电引线电耦合于位于所述印刷电路板的所述表面上的第二导电迹线。
【文档编号】H03F3/24GK106026935SQ201610098671
【公开日】2016年10月12日
【申请日】2016年2月23日
【发明人】杰弗里·凯文·琼斯, 大卫·阿多, 巴希姆·努瑞
【申请人】飞思卡尔半导体公司