电子驱动电路和方法
【专利摘要】本申请涉及电子驱动电路和方法。公开了一种电子驱动电路和驱动方法。所述驱动电路，包括：输出；第一输出晶体管，包括控制节点和负载路径，其中所述负载路径被耦合在所述输出和第一供电节点之间；电压调节器，被配置成控制跨所述第一输出晶体管的负载路径的电压；以及第一驱动器，被配置成基于第一控制信号来驱动所述第一输出晶体管。
【专利说明】
电子驱动电路和方法
技术领域
[0001]本发明的实施例涉及一种电子电路，更具体而言，涉及一种用于驱动容性负载(例如晶体管的栅极)的电子驱动电路。
【背景技术】
[0002]MOS晶体管，诸如MOSFET (金属氧化物半导体场效应晶体管)或IGBT (绝缘栅双极晶体管)，被广泛用于汽车、工业或消费电子应用中以便驱动负载、转换功率等。MOS晶体管是电压控制器件，其包括由栅电极、栅电介质以及体区和源区形成的内部电容(通常被称作栅源电容)。通过对内部电容充电和放电，MOS晶体管可以被接通和关断，其中接通包括对内部电容进行充电和放电中的一种，关断包括对内部电容进行充电和放电中的另一种。例如，在增强型MOS晶体管中，将MOS晶体管接通包括对内部电容充电，而将MOS晶体管关断包括对内部电容放电。期望以较高频率来开关这种MOS晶体管，即以较高速率来对内部电容进行充电和放电。
[0003]因此，需要一种能够以较高频率来驱动容性负载的电子驱动电路。
【发明内容】
[0004]—个实施例涉及一种电子电路。电子电路包括:输入，被配置成接收输入信号；输出，被配置成与负载耦合;具有负载路径和控制节点的输出晶体管，其中，所述负载路径连接在所述输出和第一供电节点之间；以及具有负载路径和控制节点的驱动晶体管，其中所述负载路径连接到输出晶体管的控制节点。第一电子开关与驱动晶体管的负载路径串联连接。具有内部阻抗的偏置电路连接在驱动晶体管的控制节点和第一供电节点之间。电子电路还包括控制电路，所述控制电路被配置成接收输入信号和基于输入信号来驱动所述第一电子开关。
[0005]另一个实施例涉及一种方法。所述方法包括:基于第一控制信号通过第一驱动器来驱动耦合到驱动电路的输出的第一输出晶体管；以及，通过电压调节器来控制跨第一输出晶体管的负载路径的电压。
[0006]以下参考附图来解释示例。附图用来示出具体原理，所以只是示出了理解这些原理所需的内容。附图并非按比例绘制。在附图中，相同附图标记表示相同特征。
【附图说明】
[0007]图1示出了根据一个实施例的包括输出晶体管和电压调节器的电子驱动电路；
[0008]图2A和图2B示出了图1所示的驱动电路和常规驱动电路的输出电流的时序图；
[0009]图3示出了输出晶体管的驱动器的一个实施例；
[0010]图4A和图4B示出了图3所示的驱动器中的电流源的不同实施例；
[0011 ]图5示出了基于负载参数来改变驱动电路的输出电流的一个实施例；
[0012]图6示出了输出晶体管的驱动器的一个实施例；
[0013]图7示出了输出晶体管的驱动器的另一个实施例；
[0014]图8示出了图7所示的驱动器中的放大器的一个实施例；
[0015]图9示出了图8所示的驱动器中的电流源的一个实施例；
[0016]图10示出了图8所示的驱动器中的电流源的另一个实施例；
[0017]图11A和图11B示出了图1O所示的电流源中的电流源的实施例；
[0018]图12示出了说明图1所示的电子驱动电路的一种操作方式的时序图；
[0019]图13示出了包括高侧驱动电路和低侧驱动电路的电子驱动电路；
[0020]图14更为细致地示出了低侧驱动电路的一个实施例；
[0021]图15示出了图9所示的低侧驱动电路中的驱动器的一个实施例；
[0022]图16示出了图9所示的低侧驱动电路中的驱动器的另一个实施例；以及
[0023]图17示出了根据一个实施例的包括箝位电路的电子驱动电路。
【具体实施方式】
[0024]在以下的具体描述中参考附图。附图形成了说明书的一部分，且通过说明的方式示出可以实施本发明的具体实施例。可以理解到，本文描述的各个实施例的特征可以相互组合，除非另外特别标注。
[0025]图1示出了根据一个实施例的电子驱动电路100。电子驱动电路100被配置成通过将输出电流1UT驱动到负载中来驱动负载。具体来说，电子驱动电路100被配置成驱动容性负载。例如，容性负载是MOS晶体管。MOS晶体管(例如MOSFET或IGBT)是电压控制的半导体器件，其根据内部栅源电容的充电状态来接通或关断。仅为说明之用，图1示出了容性负载Z，其被实现为M0SFET，具体为η型增强M0SFET。然而，这只是示例。任意其它类型的MOS晶体管也可以被所述电子驱动电路驱动。这种MOSFET的内部栅源电容通过连接在MOSFET Z的栅节点G和源节点S之间的电容器CGS来表示。
[0026]参见图1，电子驱动电路100包括输出0UT，其被配置成与负载Z耦合且提供输出电流。在负载Z是MOSFET (如图1所示)的情况下，电子驱动电路1的输出OUT连接到MOSFET Z的栅节点G。
[0027]电子驱动电路100还包括输出晶体管11、电压调节器3、4以及驱动器21。输出晶体管11包括控制节点Gl I以及耦合在输出OUT和第一供电节点I1之间的负载路径。电压调节器
3、4被配置成控制跨输出晶体管11的负载路径的电压VDSll，且驱动器21被配置成基于第一控制信号CS 11来驱动输出晶体管11。在图1所示的实施例中，电压调节器3、4包括具有控制节点G3和负载路径的调节器晶体管3。所述负载路径与输出晶体管11的负载路径串联连接，而调节器晶体管3的负载路径和输出晶体管11的负载路径的串联电路连接在输出OUT和第一供电节点I1之间。电压调节器3、4还包括偏置电压源4，其耦合在调节器晶体管3的控制节点G3和输出晶体管的第一负载路径节点Sll之间。在图1所示的实施例中，输出晶体管11的第一负载路径节点SI I连接到输出11。
[0028]上述的电路元件，即输出晶体管11、电压调节器3、4和驱动器21是第一驱动电路101的一部分，下文中将被简称为第一驱动器或高侧驱动器。第一驱动器101被配置成对耦合到输出OUT的容性负载充电。如图1所示，如果负载Z是其栅极节点G耦合到输出OUT的MOS晶体管，则容性负载是MOS晶体管的内部栅源电容CGS。通过第一驱动器101对该内部栅源电容CGS充电等效于将MOS晶体管Z接通。除了被配置成对容性负载充电(将MOS晶体管接通)的第一驱动器101以外，电子电路10可以包括被配置成对容性负载放电(将MOS晶体管关断)的第二驱动器(图1没有示出)。下文中将进一步描述这种第二驱动器。当电子电路100对容性负载充电时，输出电流1UT在图1所示的方向上流动，且当电子电路100对容性负载放电时，输出电流1UT在与图1所示的方向相反的方向上流动。
[0029]第一驱动器101在输出晶体管11处于接通状态(被接通)时对容性负载CGS充电(将MOS晶体管Z接通)。输出晶体管11的操作状态(接通或关断)由驱动器21基于第一控制信号CSll来管理。第一控制信号CSll具有两个不同的信号电平，即接通电平和关断电平，而驱动器21可以被配置成当控制信号CSll具有接通电平时将输出晶体管11接通而在控制信号CSl I具有关断电平时将输出晶体管11关断。
[0030]以下将解释图1所示的第一驱动器101的一种操作方式。为了说明目的，假设输出晶体管11和调节器晶体管3中的每个是η型M0SFET，具体为η型增强M0SFET。在这种情况下，输出晶体管11的控制节点是形成输出晶体管的MOSFET的栅节点，并且调节器晶体管3的控制节点是形成调节器晶体管3的MOSFET的栅节点。此外，输出晶体管11和调节器晶体管3的负载路径分别是形成相应晶体管11、3的MOSFET的漏源路径。参照图1，形成输出晶体管11的MOSFET的源节点SI I (以下简称为输出晶体管11的源节点)连接到输出OUT，漏节点Dl I连接到形成调节器晶体管3的MOSFET的源节点S3(以下简称为调节器晶体管3的源节点S3)。调节器晶体管3的漏节点D3连接到第一供电节点I1，并且调节器晶体管3的栅节点G3连接到偏置源4。
[0031]输出晶体管11包括寄生电容。图1中示出了这些寄生电容中的两个，即栅节点Gll和源节点Sll之间的栅源电容CGSll以及栅节点Gll和漏节点Dll之间的栅漏电容CGDll。输出晶体管11还包括漏节点Dll和源节点Sll之间的漏源电容。然而，在图1中，没有明确示出该漏源电容。类似地，在图1中没有示出调节器晶体管3的寄生电容。输出晶体管11的栅源电容CGS11的充电状态、或者在栅源电容CGS11上的栅源电压VGS11分别限定了输出晶体管11的操作状态。输出晶体管的操作状态可以包括:接通状态，其中输出晶体管被接通；以及关断状态，其中输出晶体管被关断。当通过驱动器21对栅源电容CGSll充电使得栅源电压VGSll达到输出晶体管11的阈值电压时，输出晶体管11处于接通状态。当通过驱动器21对栅源电容CGS11放电使得栅源电压VGSl I处于输出晶体管11的阈值电压以下时，输出晶体管11处于关断状态。当栅源电压VGS3(栅节点G3和源节点S3之间的电压)处于调节器晶体管3的阈值电压以下时，调节器晶体管3处于关断状态；当栅源电压VGS3处于调节器晶体管3的阈值电压以上时，调节器晶体管3处于接通状态。例如，输出晶体管11和调节器晶体管3中的每个的阈值电压是数伏特。根据后面要进一步解释的另一个实施例，处于接通状态的输出晶体管11包括处于不同栅源电压VGSll的数个操作状态。
[0032]当输出晶体管11处于关断状态时，漏源电压VDSlU漏节点Dll和源节点Sll之间的电压)的电压电平基本对应于通过偏置电压源4提供的偏置电压V4的电压电平。在输出晶体管11的接通状态中，调节器晶体管3驱动电流IDSll通过输出晶体管11，使得输出晶体管11的漏源电压VDSll基本恒定。通过偏置电压V4的电平减去调节器晶体管3的栅源电压VGS3的电平来得到这个电压VDSll的电平。由于在调节器晶体管3的接通状态中、通过调节器晶体管3的电流IDSll的电流水平随着栅源电压VGS3的电平成指数地变化(每个MOSFET类似)，虽然可能有较大的电流IDSl I的变化，但是栅源电压VGS3只有少量的变化。由此，在调节器晶体管3的接通状态中，输出晶体管11的漏源电压VDS11可以被视作是基本恒定。
[0033]通过调节器晶体管3来调节输出晶体管11的漏源电压VDSll的电平具有以下效果:由于所谓的米勒效应，在漏源电流IDSll(输出电流10UT)中没有出现显著下降。这与不包括调节器晶体管的常规驱动电路不同，且在后文进行描述。
[0034]在输出晶体管11接通之前，栅源电压VGSll基本为0，且漏源电压VDSll的电平基本对应于偏置电压V4的电平。由此，在漏节点Dll和栅节点Gll之间且跨栅漏电容CGDll的电压的电平基本对应于偏置电压V4的电平。当基于控制信号CSll驱动器21对栅源电容CGSll进行充电时，输出晶体管11在跨栅源电容CGS11的栅源电压VGS11的电平达到阈值电压时接通。
[0035]假设省略调节器晶体管3。在这种情况下，将输出晶体管11接通导致了漏源电压VDSll的降低。由于栅节点Gll经由栅漏电容CGDll与漏节点Dll容性地耦合，漏源电压VDSll的降低导致了栅节点Gll的电势降低，直到栅漏电容CGDll已经被放电为止。这就是已知的米勒效应，且导致了经过输出晶体管11的电流IDSll的降低。图2B示出了当调节器晶体管3被省略时经过图1中所示类型的驱动电路中的输出晶体管11的电流IDSl I的时序图。
[0036]调节器晶体管3防止了当输出晶体管11接通时输出晶体管11的漏源电压VDSll显著降低(下降)。由此，很大程度上避免了米勒效应，使得在输出晶体管11接通后没有出现经过输出晶体管11的漏源电流IDSll(输出电流10UT)的显著降低。图2A示出了经过图1所示的第一驱动器101中的输出晶体管11的电流IDSl I的时序图。
[0037]图3示出了驱动输出晶体管11的驱动器21的一个实施例。在这个实施例中，驱动器21包括与电流源212串联连接的电阻器211 ο电阻器211连接在输出晶体管11的栅节点Gl I和源节点Sll之间。电流源212是通过第一控制信号CSll来控制的受控电流源。电流源212连接在电阻器211和可以提供第二供电电势Vl2的第二供电节点I2之间。该第二供电电势Vl2可以等于在第一供电节点I1处的第一供电电势Vl1，或者可以不同于第一供电电势Vl1。根据一个实施例，控制信号CSll的接通电平将电流源212接通，且控制信号CSll的关断电平将电流源212关断。根据一个实施例，当电流源212已经被关断时，电流源212的输出电流1212为O，并且当电流源212已经被接通时，输出电流1212的电流水平不同于O。在电流源212的接通状态中，输出电流1212的电流水平和电阻器211的电阻限定了输出晶体管11在接通状态中的操作点。即，在输出晶体管11的稳定状态中、输出晶体管11的栅源电压VGS11的电平基本由以下公式给出:
[0038]VGS11on = R211.I212on (I)
[0039 ]其中VGS11 on是在输出晶体管的接通状态中的栅源电压VGS11的电平，R211是电阻器211的电阻，121 2qn是在电流源212的接通状态(激活状态)中的电流1212的电流水平。
[0040]图4A示出了可控电流源212的一个实施例。该电流源212包括具有电流源231、电子开关232以及第一电流镜232的输入晶体管的串联电路，其中该串联电路连接在可以获得第三供电电势Vl3的第三供电节点I3和可以获得第四供电电势V2^第四供电节点2!之间。第四供电节点2:可以是接地节点，第四供电电势￥2:可以是接地电势。在电子开关232被接通时，电流源231提供了可以流过电子开关232和第一电流镜233的输入晶体管的输出电流1231。在图4A所示的实施例中，电子开关232是通过第一控制信号CSl I来控制的MOSFET，具体来说是η型MOSFET。电子开关232在控制信号CSll具有接通电平时处于接通状态，且在控制信号CSll具有关断电平时处于关断状态。第一电流镜233还包括输出晶体管。该输出晶体管与第二电流镜234的输入晶体管串联连接。具有第一电流镜233的输出晶体管和第二电流镜234的输入晶体管的串联电路连接在第二供电节点I2和第四供电节点2:之间。在图4A所示的实施例中，第一供电节点1:和第二供电节点I2是相同的。第二电流镜234的输出晶体管与电阻器211串联连接。具有电阻器211和第二电流镜234的输出晶体管的串联电路连接在第一供电节点1ι(在本实施例中，与第二供电节点I2相同)和输出OUT之间。
[0041 ]在图4A所示的可控电流源212中，在后文中将被称作可控电流源的输出电流的电流1212在第一控制信号CSll具有将电子开关232关断的关断电平时为O。在这种情况下，通过第一电流镜233的输入晶体管的电流为0，相应地，通过第一电流镜233的输出晶体管、第二电流镜234的输入晶体管和第二电流镜234的输出晶体管的电流为O。当第一控制信号CSll具有接通电平时，通过第一电流镜233的输入晶体管的电流等于电流源231提供的电流1231。输出电流1212的电流水平与电流1231的电流水平成比例，而比例因子通过第一电流镜231的电流镜比率和第二电流镜234的电流镜比率来限定。例如，如果第一电流镜233的电流镜比率是1: m且第二电流镜234的电流镜比率是1: η，则输出电流1212的水平如下:
[0042]Ι212ον=πι.η.Ι231ον (2)，
[0043]其中，1212?是当第一控制信号CSlI具有接通电平且电子开关232被接通时的输出电流1212的电流水平，1231 on是电流源231提供的电流1231的电流水平。
[0044]在图4Α所示的实施例中，第一电流镜233的输入晶体管和输出晶体管被实施为MOSFET，具体来说是η型M0SFET。第二电流镜234的输入晶体管和输出晶体管被实施为M0SFET，具体来说是P型M0SFET。第一电流镜233和第二电流镜234中每个的相应输入晶体管是二极管连接的。即，相应晶体管的栅节点连接到其漏节点。将第一电流镜233和第二电流镜234的晶体管实施为MOSFET仅仅为示例。作为替代，也可以使用其它类型的晶体管，诸如双极结型晶体管(BJT)。
[0045]图4Β示出了可控电流源212的另一个实施例。在这个实施例中，电流源231与通过跨第一电阻器237的电压V237来控制的第一晶体管235串联连接。该第一电阻器237与第二晶体管236串联连接。第一晶体管235和第二晶体管236每个都可以被实施为M0SFET。具有第一电阻器237和第二晶体管236的串联电路被连接在第一供电节点第二供电节点I2中的一个与第四供电节点之间。第二晶体管236的控制节点(栅节点)连接到电流源231和第一晶体管235公共的电路节点。为了通过跨第一电阻器237的电压V237来控制，第一晶体管235的控制节点(栅节点)被连接到第一电阻器237和第一晶体管236公共的电路节点。在该电路中，第二晶体管236驱动电流通过第一电阻器237，使得跨第一电阻器237的电压V237在电流源231提供的电流1231可以流过第一晶体管235的操作状态中来驱动第一晶体管235。换句话说，第二晶体管236用作调节器，其控制第一晶体管235的栅源电压(等于电压V237)使得其漏源电流等于通过电流源231提供的电流1231。
[0046]在图4B所示的电路中，第三晶体管和电流镜234(对应于参考图4A解释的第二电流镜234)将通过第一电阻器的电流1237映射到驱动输出晶体管11(图4B未示出)的通过电阻器211的电流1212。可以被实施为MOSFET的第三电阻器238与电流镜234的输入晶体管串联连接。第三晶体管的控制节点(栅节点)也连接到电流源231和第一电阻器235公共的电路节点，使得第二晶体管236和第三晶体管238在控制节点(栅节点)处具有相同的电势。第二电阻器239与第三晶体管238串联连接。电子开关232与第三晶体管238和第二电阻器239串联连接。
[0047]根据一个实施例，第二晶体管236和第三晶体管239是相同类型的晶体管且具有相同尺寸，并且第一电阻器237和第二电阻器239具有基本相同的电阻，S卩R237 = R239，而R237是第一电阻器237的电阻且R239是第二电阻器的电阻。在这种情况下，假设电子开关232的接通电阻相比于第二电阻器R239的电阻R239可以忽略，通过第三电阻器238和电流镜234的输入晶体管的电流1239等于电子开关232被接通时通过第一电阻器237的电流。当电子开关232被关断时，电流1239为O。因而，驱动输出晶体管11的通过电阻器211的电流1212与通过第一电阻器237的电流1237成比例。根据一个实施例，电阻器237和211的电阻R237和R211以及电流镜234的电流镜比率相互适应，使得跨电阻器211的电压V211基本等于跨第一电阻器237的电压V237，S卩，V211=V237。如果l:m是电流镜234的电流镜比率(使得I212 = m.1239)，则通过选择电阻R211、R237使得第一电阻器237的电阻R237是电阻器211的电阻R211的m倍(R237=m.R211)，可以获得基本相同的电压V211和V237。
[0048]根据一个实施例，第一晶体管235和输出晶体管11是相同类型的晶体管。在这种情况下，如果电压V237、V211基本相等，则在稳定状态中通过输出晶体管11的电流IDSll (见图1)与通过电流源231提供的电流1231基本成比例。如果晶体管235、11具有相同大小，则这些电流IDSl 1、1231的电流水平基本相同；如果输出晶体管11的大小数倍于第一晶体管235的大小，则电流IDS11的电流水平也数倍于电流1231的电流水平。由此，通过图4B中示出的可控电流源212，可以调节通过输出晶体管11的电流ID S11以及由此调节输出电流。
[0049]根据一个实施例，第一驱动器101被配置成基于至少一个负载参数来改变输出电流1UT，该输出电流1UT等于输出晶体管11的漏源电流IDS11。这将参考图5进行解释，图5示出了三个不同的负载参数以及输出电流1UT的时序图。为了解释，假设负载Z是MOSFET，且参见图1，该MOSFET Z的负载参数是栅源电压VGS、漏源电压和漏源电流IDS。图5中示出了这些负载参数的时序图。图5所示的时序图示意性示出了接通MOSFET Z的过程。在一个时序图中示出的VGS、VDS和IDS的信号电平并非按比例绘制。进一步假设MOSFET Z的负载路径(漏源路径)与电负载(未示出)串联连接，且具有MOSFET Z和电负载的串联电路连接到电压源(未示出)。电负载可以是感性负载、阻性负载和容性负载中的一种。例如，图5所示的时序图适用于感性负载。
[0050]MOSFET Z在其栅源电压VGS低于阈值电压时处于关断状态。通过利用输出电流来对栅源电容CGS充电，第一驱动器101可以将MOSFET驱动为接通状态。将MOSFET Z驱动为接通状态可以包括以下参考图5解释的多个阶段。图5所示的时序图在时间t0处开始，在时间t0处栅源电压VGS为O使得MOSFET Z处于关断状态中。在漏源电流IDS为O时，漏源电压VDS具有由其连接到的电压源(未示出)限定的最大值。为了进行解释，假设第一驱动器101在时间t0处接通，使得在t0处开始，输出电流1UT的电流水平与O不同，且对MOSFET Z的栅源电容CGS进行充电。对栅源电容CGS进行充电使得栅源电压VGS增加，而只要栅源电压VGS在阈值电压Vth以下，漏源电流IDS就为O且漏源电压VDS具有最大值。
[0051 ] 在图5中，11表示栅源电压VGS的电压电平达到阈值电压时的时间。在这个时间处，漏源电流IDS开始流动且漏源电流IDS的电流水平开始增加。首先，当漏源电流IDS增加时，漏源电压VDS基本保持最大电平。当栅源电压VGS被充电到漏源电流IDS基本达到其最大水平时(通过电压源和负载限定)的电压电平时，漏源电压VDS的电压电平开始降低。这在图5中被示出为在时间t2处开始。由于米勒效应，只要漏源电压VDS降低，栅源电压VGS的电压电平就基本为恒定。在时间t4，当漏源电压VDS的电平达到最小值时，栅源电压VGS进一步增加，直到其在时间t4处达到最大值。栅源电压VGS的最大值通过第一驱动器101来限定。
[0052]参见以上的解释内容，将MOSFETZ驱动为接通状态可以包括以下的四个阶段:第一阶段Tl，在时间to和tl之间，当栅源电压VGS的电平增加但是漏源电流IDS为O时；第二阶段T2，在tl和t2之间，当漏源电流IDS增加但是漏源电压VDS仍然在最大电平时；第三阶段T3，在t2和t3之间，当漏源电压VDS降低时;第四阶段，在t3和t4之间，当栅源电压VGS进一步增加时。理想地是:在第二阶段T2和第三阶段T3中比在第一阶段和第四阶段中更慢地对栅源电容CGS充电，以便在这些阶段中防止出现漏源电流IDS和漏源电压VDS发生改变的EMI问题。这可以通过在第一阶段Tl和第四阶段T4中提供具有第一电流水平1UT1的输出电流1UT和在第二阶段T2和第三节点T3中提供具有比第一电流水平低的第二电流水平的输出电流1UT来获得。在图5所示的实施例中，输出电流被提供有三个水平，即在第一阶段Tl和第四阶段T4中的第一电流水平1UT1、在第三阶段T3中的比第一电流水平《^!^低的第二电流水平10UT2、以及在第二阶段T2中的比第二电流水平1UT2低的第三电流水平10UT3。然而，这也只是示例，将MOSFET驱动为接通状态的过程可以被分为多于四个阶段，并且可以选择多于三个不同电流水平。
[0053]在图3所示的第一驱动器101中，通过改变输出晶体管的栅源电压VGSll，输出电流10UT(等于输出晶体管的漏源电流IDS11)可以变化。基本上来说，输出电流1UT随着输出晶体管11的栅源电压VGSll增加而增加。通过可控电流源212经由第一电阻器211来改变电流1212，可以改变栅源电压VGSll，而输出晶体管11的栅源电压VGSll随着电流1212的电流水平增加而增加。为了改变可控电流源212的输出电流1212，控制信号CSll可以被配置成不仅包括开关信息(驱动器101的接通/关断)，还包括参考图5解释的基于至少一个负载参数的关于电流1212的期望电流水平的信息。控制信号CSll可以通过接收表示至少一个负载参数的信号的控制电路来产生。这在下文将进一步详细解释。
[0054]图6示出了被配置成产生不同电流水平的输出电流1212的可控电流源212的一个实施例。图6所示的可控电流源是基于图4B所示的可控电流源，且包括图4B中以230标注的类型的三个电流源电路23(h，2302，2303。图4B中所示的电流源电路230是产生流过电流镜2 34的输入晶体管的电流1239的可控电流源212的一部分。在图6所示的可控电流源212中，电流源电路23(h-2303中的每个连接到电流镜234的输入晶体管。第一控制信号CSll包括三个子信号CSlhXSlhXSlls。这些子信号中的每个控制电流源电路23(h-2303中的一个，使得其将相应的电流源电路23(h-2303接通或关断，而相应电流源电路提供的电流1239!-12393的电流水平在关断状态中为O且在接通状态中不同于O。根据一个实施例，各个电流源电路23(h-2303被实现为在接通状态1239^12393中提供不同电流水平的输出电流。在这种情况下，输出电流1212根据电流源电路23(^-2303中的哪个被具有子信号CSllhCSll^CSlls的第一控制信号CSll驱动到接通状态(激活)而变化。根据一个实施例，第一控制信号CSll被配置成一次仅操作电流源电路23(h-2303中的一个。在这种情况下，可以产生三个不同电流水平的输出电流1212以及因此产生三个不同电压电平的电压V211。根据另一个实施例，第一控制信号CSll被配置成在接通状态中同时操作电流源电路23(h-2303中的一个、两个或三个。在这种情况下，(如果各个电路23(h-2303)提供不同的电流，则可以产生8(23)个不同电流水平的电流1212。
[0055]图7示出了被配置成驱动输出晶体管11的驱动器21的另一个实施例。除了具有电阻器21和可控电流源212的串联电路以外，所述驱动器21还包括具有另一电阻器213和被配置成提供电流1214的另一可控电流源214的另一串联电路。所述另一串联电路连接在第二供电节点12(或第一供电节点I1)与输出OUT之间。所述另一电流源214受第一控制信号CSll控制，而通过该电流源214提供的电流1214的电流水平在控制信号CSll具有关断电平时基本为O而在控制信号CSll具有接通电平时不同于O。根据一个实施例，可控电流源212、另一可控电流源214、电阻器211和另一电阻器213相互适配，使得在驱动器21的接通状态(S卩，当第一控制信号CSll具有接通电平时)中和在输出电阻器11的稳定状态中，跨另一电阻器213的电压V213基本等于跨电阻器211的电压V211，其中电压V211等于输出晶体管11的栅源电压VGSll。另一可控电流源214可以被实施为具有与图4A和图4B中所示的可控电流源212相同的电流源拓扑。
[0056]电阻器211和输出晶体管11的栅源电容CGSll(图7所示)形成了RC元件。由此，具体来说，在从输出晶体管11的接通状态到关断状态的转变中(反之亦然)，可以发生栅源电压VGSll的电压电平的变化。即，在这些转变期间，栅源电压VGSll可能与R211.1212?不同(见上面的等式(I))。为了快速地均衡栅源电压VGSll的电平中的变化，驱动器21包括放大器215，该放大器215耦合在另一电阻器213和另一可控电流源214公共的电路节点与输出晶体管11的栅节点Gll之间。放大器215被配置成基于电压V211、V213之间的关系来将输出电流1215驱动到栅节点Gll或者从栅节点Gll引出电流。即，放大器215可以提供具有图7所示电流方向的电流1215，或者具有与图7所示电流方向相反的电流方向的电流1215。根据一个实施例，当栅源电压VGSll的电平落在跨另一电阻器213的电压V213的电平之下时，放大器215将电流驱动到栅节点Gll中以便均衡电压V21U213。如果电压V211上升到电压V213以上，则放大器215从栅节点Gll引出电流以便均衡这些电压V21U213。
[0057]根据一个实施例，如图8所示，放大器215包括具有第一晶体管216和第二晶体管217的推拉级，第一晶体管216和第二晶体管217每个都具有控制节点和负载路径。这些晶体管216、217的负载路径串联连接在第二供电节点I2和输出OUT之间，且这些晶体管216、217的控制节点连接到对另一电阻器213和另一电流源214公共的电路节点。通过对晶体管216、217的负载路径公共的电路节点来形成放大器215的输出。所述输出连接到输出晶体管11的栅节点GlI。在图7所示的实施例中，第一晶体管216被实施为P型MOSFET。所述第一晶体管216具有连接在栅节点Gll和输出OUT之间的负载路径。第二晶体管217被实施为η型MOSFET。该第二晶体管217的负载路径连接在栅节点Gll和第二供电节点I2之间。所述输出通过这两个晶体管216、217的源节点形成。在这个驱动器21中，只要栅源电压VGSll落在电压V213减去第二晶体管217的阈值电压以下，推拉级就将输出电流1215驱动到栅节点G11中。另一方面，只要栅源电压VGSll上升到电压V213加上第一晶体管216的阈值电压以上，推拉级就将电流从栅节点Gll引出。
[0058]图9示出了图8所示的驱动器21中的可控电流源214的一个实施例。所述电流源包括具有输入晶体管和输出晶体管的电流镜244，而输出晶体管连接到第二电阻器213。通过第一控制信号CSll控制的电流源电路240连接到电流镜的输入晶体管。电流源电路240可以根据图4B所示的电流源电路230来实现。通过另一可控电流源214提供的输出电流1214的电流水平与电流源电路240在其接通状态产生的电流1249的电流水平成比例。通过电流镜244的电流镜比率来限定比例因子。
[0059]由于推拉级中的晶体管216、217的阈值电流，在推拉级中，可以有电压V211的如下电压范围，其中推拉级既不向栅节点Gl I提供电流也不从栅节点接收电流。所述电压范围从V213+Vth217至V213_Vth216，而Vth217是晶体管217的阈值电压，Vth216是晶体管216的阈值电压。为了使这个范围变小，晶体管216、217可以利用低阈值电压来实现，诸如在0.5V以下的阈值电压。
[0060]根据另一个实施例，电流源214被配置成驱动具有两个不同的电流水平的电流1214，使得跨电阻器213的电压V213通过V211SET+Vth217或者V211SET-Vth216来给出，其中V211SET是跨第一电阻器211的电压V211的理想电压电平且根据等式(I)通过电阻R211和可控电流源212提供的电流来限定。如果电流1214具有第一电流水平，使得V213基本等于V211SET+Vth217，则在电压V211的电压电平下落到V211SET以下的情况下推拉级将电流供电到栅节点Gl I。相同地，如果电流1214具有第二电流水平，使得V213基本等于V21 Iset-Vth216，则在电压V211的电压电平上升到V211set以上的情况下推拉级将电流从栅节点Gll引出。这样，可控电流源214在推拉级中补偿了晶体管216、217的阈值电压。在下文中，以下的操作模式将被称作放大器的电流源模式:其中，电压V213和V211相互适配，使得如果电压V211下落到设置电压V211SET以下则放大器215向栅节点Gll提供电流。相同地，以下的操作模式将被称作放大器的电流汇聚模式:其中，电压V213和V211相互适配，使得如果电压V211上升到设置电压V211SET以上则放大器215汇聚来自栅节点Gll的电流。
[0061]图10示出了可控电流源214的一个实施例，可控电流源214被配置成产生在第二电阻器213处的电压V213，使得所述电压为V211SET+Vth217以便在电流源模式中操作放大器215，或者使得所述电压为V211SET-Vth216以便在电流汇聚模式中操作放大器215。在这个实施例中，可控电流源214包括两个电流源电路，S卩:第一电流源电路24(h，其被配置成在接通状态中提供具有输出电流水平的输出电流124^，使得输出电流1214具有如下电流电平，使在第二电阻器213处的电压V213具有较高的电平V211SET+V217th;以及第二电流源电路2402，其被配置成在接通状态中提供具有输出电流水平的输出电流12492，使得输出电流1214具有如下电流电平，使在第二电阻器213处的电压V213具有较低的电平V21 Iset-V216th。当驱动器21处在接通状态时，这些电流源电路24(h、2402中的一个同时处在接通状态。第一控制信号CSl I可以包括两个子信号CSl U、CS115，这些子信号中的每个控制电流源电路240!、2402中的一个。
[0062]图1IA示出了图10所示的第一电流源电路240!的一个实施例。该电流源电路240!基于图4B所示的电流源电路230。即，包括具有电流源24h和第一晶体管245i的串联电路、具有第二晶体管246i和第一电阻器247i的串联电路、以及与第二电阻器24七和通过子信号CSll4来驱动的电子开关242!串联连接的第三晶体管248!。图11六所示的电流源电路2401与图48所示的电流源电路230的不同之处在于:其包括具有连接在第三供电节点I3和第四供电节点之间的第三电阻器252和第四电阻器251的串联电路。在这个电路中，第四晶体管251通过跨第一电阻器247:的电压来驱动，并且第一晶体管245:通过跨与第四晶体管251串联连接的第三电阻器252的电压V252来驱动。
[0063]根据一个实施例，电阻器2471、231的电阻R247jPR213以及电流镜234的电流镜比率相互适配，使得跨电阻器211的电压V213基本等于跨第一电阻器247i的电压V247i，即，V213 = V247i。如果l:p是电流镜244的电流镜比率(所以I213 = m.1249!)，则通过选择电阻R213、R247Hi得第一电阻器247!的电阻1?2471是电阻器213的电阻R213的P倍(R247i = p.R213)，可以获得基本相同的电压V213和V247!。在电流源电路240!中，跨第一电阻器的电压乂2471等于第一晶体管245i和第四晶体管251的栅源电压的和。根据一个实施例，第一晶体管245:与输出晶体管11具有相同类型，且第四晶体管253与在推拉级中的晶体管217具有相同类型，并且电流I24h基本等于图4B所示的可控电流源212中的电流1231。在这种情况下，V213 = V211SET+Vth217，而V211SET通过上述的电流源212来限定。由此，如果图10中所示的可控电流源214中的第一电流源电路24(h被实施为图1lA所示的那样并且如果第一电流源电路24(h通过子信号CSll4来激活，则放大器215处于电流源模式中。第一晶体管245:与输出晶体管11可以具有相同大小。在这种情况下，电流源24h被设计成使得当栅源电压VGSll等于V211 set时电流1241 i的电流水平等于输出晶体管11的漏源电流IDS11。根据另一实施例，第一晶体管245:的大小是输出晶体管11的大小的一部分。在这种情况下，电流源2411被设计成使得当栅源电压VGS11等于V211SET时电流1241 i的电流水平是输出晶体管11的漏源电流IDSl I的一部分。这有助于保持驱动器21中的损耗较低。
[0064]图1IB示出了图10所示的第二电流源电路2402的一个实施例。该电流源电路2402是基于所参考的电流源电路24(h，其中对应的电路元件具有相同的参考标记，而区别仅在于在图1lA中用下标"Γ而在图1lB中用下标"2"。图1lB中所示的电流源电路与图1lA中所示的电流源电路的区别在于:与第三电阻器254串联连接的第四晶体管253驱动第一晶体管2452，使得跨第一电阻器2472的电压V2472等于第一晶体管2452的栅源电压减去第四晶体管253的栅源电压。根据一个实施例，第四晶体管253与在推拉级中的晶体管216具有相同类型，第一晶体管2452与输出晶体管11具有相同类型且具有相同大小，电流12412基本等于图4B中所示的可控电流源212中的电流1231。在这种情况下，V213 = V211SET-Vth216，其中V211SET通过上文解释的电流源212来限定。由此，如果图10中所示的可控电流源214中的第二电流源电路2402被实施为图1lB所示的那样并且如果第二电流源电路24(h通过子信号CSll5来激活，则放大器215处于电流汇聚模式中。第一晶体管2452与输出晶体管11可以具有相同大小。在这种情况下，电流源2412被设计成使得当栅源电压VGSll等于V211SET时电流12412的电流水平等于输出晶体管11的漏源电流IDSl I。根据另一实施例，第一晶体管2452的大小是输出晶体管11的大小的一部分。在这种情况下，电流源2412被设计成使得当栅源电压VGSll等于V211SET时电流I24h的电流水平是输出晶体管11的漏源电流IDSll的一部分。这有助于保持驱动器21中的损耗较低。
[0065]图10所示的另一可控电流源214可以被实施在如下驱动器21中，该驱动器21包括可控电流源212，可控电流源212被配置成产生仅一个电流水平的电流1212 (例如，如图4B所示)。在以下实施例中，其中与第一电阻器211串联连接的可控电流源212被配置成产生不同电流水平的输出电流1212，以便分别产生输出晶体管11的不同电压电平的栅源电压VGSll(=V211)以及不同电流水平的输出电流10UT，可控电流源214包括与可控电流源212的电流水平中的每个相关联的、图1lA、IIB和图10所示类型的一对电流源电路240!、2402。例如，如果可控电流源212被实施有如图6所示的三个电流源电路23(h-2303，其中三个电流源电路中的每个被配置成限定电压V211(栅源电压VGS11)的电压电平V211set1、V211set2、V211set3中的一个，则对应的另一可控电流源214包括与电流源212中的每个电流源电路23(^-23040*8的一对(两个)电流源电路，以便能够针对跨电阻器211的不同电压电平中的每个电压电平产生跨电阻器213的两个不同的补偿电压。即，另一可控电流源214包括图1lA或IlB所示类型的六个电流源电路，以便在六个不同的输出电流水平之间改变输出电流1214，而这些输出电流水平中的每个产生以下电压电平的电压V213中的一个:V211SETi+Vth217和V211SET1-Vth216，其中i为1、2和3中的一个。由此，在电压V211的每个电压电平处(栅源电压VGSll的电压电平)，放大器215可以工作在电流源模式和电流汇聚模式中的一种模式中。控制第一驱动器101的第一控制信号CSll在此实施例中包括九个子信号，S卩:用于控制由可控电流源212提供的电流1212的电流水平、即控制电流源电路23(h-2303(见图6)的三个子信号；以及，用于控制由另一可控电流源214提供的电流1214的电流水平的六个控制信号。
[0066]根据一个实施例，在图7所示类型的驱动器中，当利用图7所示类型的可控电流源212来实现时，每次电流源电路23(h-2303中的一个被接通以便产生跨第一电阻器211的电压电平￥2115￡11-￥2115￡13中的一个，在另一可控电流源214中的相关联的一对电流源电路中的一个电流源电路被接通。当在第一电阻器211处的电压电平通过改变电流1212的电流水平而改变时，在213处的电压电平通过改变电流124的电流水平而改变。这些改变是通过第一控制信号CSll来管理的。参见上述内容，在另一电阻器V213处的电压电平可以是使得放大器215工作在电流源模式和电流汇聚模式中的一种模式中。根据一个实施例，另一可控电流源214被驱动以产生输出电流1214，使得放大器215在第一电阻器211处的电压电平增加时处于电流源模式中(推拉级中的晶体管217被激活)，而当在第一电阻器处的电压电平降低时处于电流汇聚模式中(推拉级中的晶体管216被激活)。以下将参考图5中所示的例子来进行解释。
[0067]参见上文，输出电流水平1UT1-1OUt3中的每个与输出晶体管11的一个栅源电压电平和在第一电阻器211处的电压V211的一个电压电平分别相关联，而在V211处的电压电平中的每个与电流I 212的一个电流电平相关联。为了解释目的，假设101]1'1与￥2115^1和I212seti相关联，10UT2与V21 1set2和I212set2相关联，10UT3与V21 1set3和I212set3相关联，而I212SET1-1212SET3是与V211SET1-V211SET3相关联的1212的电流水平。与输出电流水平1UT1-10UT3相关联的电压电平V211seti~V211set3不意性地不出于图5中。例如，在时间tl，可控电流源212的输出电流水平从I212SET1下降到I212SET3以便将输出晶体管的栅源电压电平从V211 SETi降低到V211 sets。减少输出晶体管11的栅源电压电平涉及对栅源电容CGS11放电。为了在V21 Ism和V21 Iset3之间提供快速转变，使放大器215工作在电流汇聚模式中。即，通过另一可控电流源214提供的电流1214的电流水平是使得跨电阻器的电压V213的电压电平是V21 lsET3-Vth216。由此，在推拉级中，晶体管216被激活。在时间t2，可控电流源212的输出电流水平从121 2set3增加到121 2set2以便将输出晶体管的栅源电压电平从V211 set3增加到V211SET2 ο增加输出晶体管11的栅源电压电平涉及对栅源电容CGS11充电。为了提供V211 sets和V21 Iset2之间的快速转变，使放大器215工作在电流源模式中。即，通过另一可控电流源214提供的电流1214的电流水平是使得跨电阻器的电压V213的电压电平是V211set2 +Vth217。由此，在推拉级中，晶体管217被激活。相同地，在时间t3，当栅源电压电平从V211SET2增加到V211SET1时，通过另一可控电流源214提供的电流1214的电流水平是使得跨电阻器的电压V213的电压电平是V211SET1+Vth2170
[0068]在上述的第一驱动电路101中，当第一控制信号CSll去激活(关断)电流源212(图3所示实施例)或电流源(图5所示实施例)时，输出晶体管关断。在图3所示的驱动器21中，输出晶体管11的栅源电容CGS11通过电阻器211来放电，且输出晶体管11在栅源电压VGS11的电平落在输出晶体管11的阈值电压以下时关断。在图6所示的驱动器21中，输出晶体管11的栅源电容CGSll通过电阻器211和推拉级的第一电阻器216而放电，而输出晶体管11在栅源电压VGSll的电平落在输出晶体管11的阈值电压以下时关断。
[0069]图12示出了电子电路的一个实施例，除了第一驱动电路101(用于对容性负载充电)以外，该电子电路包括被配置成对容性负载放电的第二驱动电路1 2。也可以被称作低侦_动电路的该第二驱动电路102连接在输出OUT和第五供电节点22之间。如果如图7所示，容性负载是MOSFET Z的栅源电容CGS，则第五供电节点22可以对应于MOSFET的源节点。在这种情况下，在这个供电节点22可以获得的供电电势V22对应于MOSFET Z的源电势。第二驱动电路102通过第二控制信号S12来控制。在图12所示的实施例中，通过第一驱动电路101接收的第一控制信号CSl I和通过第二驱动电路102接收的第二控制信号S12是由控制电路6基于在电子电路的输入IN处接收的输入信号Sin而提供的。第二驱动电路102包括连接在输出OUT和第五供电节点22之间的电子开关12。该电子开关12通过第二控制信号S12来驱动。类似于第一控制信号CSll，第二控制信号S12具有接通电平和关断电平中的一个。根据一个实施例，电子开关12在第二控制信号S12具有接通电平时接通，并且在第二控制信号S12具有关断电平时关断。
[0070]除了输入信号Sin以外，控制电路6可以接收至少一个负载参数信号(虚线所示)，例如，在希望调节不同输出电压电平的那些情况下。在那些情况下，第一控制信号CSll可以包括以上解释的多个子信号。控制电路6可以包括数字控制器，例如微控制器。
[0071]图13更为细致地示出了第二驱动电路102的一个实施例。在这个实施例中，第二驱动电路102包括被实施为MOSFET的电子开关12以及被配置成基于第二控制信号12来驱动MOSFET 12的驱动器22 JOSFET 12可以被实施为η型MOSFET，其具有连接到输出OUT的漏节点D12、连接到第五供电节点22的源节点S12、以及被配置成基于第二控制信号S12来从驱动器22接收驱动信号的栅节点G12。
[0072]第二驱动电路102中的驱动器22可以与第一驱动电路101中的驱动器21相同的方式来实现。图14示出了该驱动器22的一个实施例。在这个实施例中，驱动器22以与图3中所示的驱动器21相同的驱动器拓扑来实现。即，驱动器22包括具有电阻器221和可控电流源222的串联电路。电阻器221连接在晶体管12的栅节点Gll (图14中没有示出)与第五供电节点22之间。电流源222通过第二控制信号S12来控制，且连接在栅节点G12与第一供电节点I1和第二供电节点I2中的一个之间。可控电流源222可以通过与图4中所示的电流源212相同的电流源拓扑来实现。
[0073]根据又一个实施例，如图15所示，被配置成在第二驱动电路102中驱动晶体管12的驱动器22可以通过参考图5解释的驱动器拓扑来实现。在这种情况下，驱动器22包括具有连接在第一供电节点I1、第二供电节点I2中的一个与第五供电节点22之间的另一可控电流源224和另一电阻器223的另一串联电路。此外，推拉级225连接在电阻器223和另一电流源224公共的电路节点与晶体管12(图15没有示出)的栅节点G12之间。
[0074]当低侧驱动器102激活时，输出电流1UT在图12和图13所示的方向相反的方向中流动。类似于高侧驱动器101，低侧驱动器102可以被实施成通过产生晶体管12的不同栅源电压电平来产生不同的输出电流水平。
[0075]以下参考图16来解释图12和图13中所示的控制电路6的一种操作方式。图16示出了电子电路的输入信号Sin以及第一控制信号CS11、第二控制信号CS12的时序图。为了解释的目的，假设输入信号Sin可以具有两个不同的信号电平(即第一信号电平和第二信号电平)中的一个。为了解释的目的，在图16所示的实施例中假设第一信号电平是高电平且第二信号电平是低电平。在这个实施例中，第一信号电平表示期望对容性负载充电(以将MOSFET Z接通)。在图16中，虽然第一控制信号CSll可以包括多个子信号，但是仅仅示出了一个第一控制信号CS11。这同样也适用于第二控制信号CS12。在图16中，第一控制信号CSll的接通电平(高电平)只是表示高侧驱动器101被激活(输出晶体管11接通)，而不管输出晶体管11的不同栅源电压电平是否可以被调节。同样的，在图16中，第二控制信号CS12的接通电平(高电平)只是表示低侧驱动器102被激活(晶体管12接通)，而不管输出晶体管12的不同栅源电压电平是否可以被调节。控制电路6可以被配置成在输入信号Sin达到第一信号电平(高电平)时激活高侧驱动器101。当高侧驱动器102是激活时，低侧驱动器102是未激活(通过图16中的控制信号CS12的低电平来表示)，以便防止电流击穿。同样的，输入信号Sin的第二信号电平(低电平)表不期望对容性负载放电。由此，控制电路6被配置成在输入信号Sin具有低电平时激活低侧驱动器102。在低侧驱动器102被激活的时段中，高侧驱动器是未激活的，以便防止电流击穿。为了安全地防止电流击穿，在低侧驱动器102被去激活(通过第二控制信号CS12的关断电平表示)的时间与高侧驱动电路101被激活(通过第一控制信号CSll的接通电平表示)的时间之间可以有延迟时间。所述延迟时间被示例性地示出于图16中。同样地，在高侧驱动器101被去激活(通过第一控制信号CSll的关断电平表示)的时间与低侧驱动电路102被激活(通过第二控制信号S12的接通电平表示)的时间之间可以有延迟时间。
[0076]图17示出了本文之前解释的电子电路的改型。在图17所示的实施例中，电子电路包括具有三个箝位级51、52、53的箝位电路5。第一箝位级51被配置成分别限制输出OUT和第五供电节点22之间且跨容性负载CGS的负载。该电压在下文中将被称作电子电路的输出电压。参见图17，第一箝位级可以包括具有连接在输出OUT与第五供电节点22之间的电压限制元件512和电阻器511的串联电路。电压限制元件512可以包括至少一个齐纳二极管512。即，电压限制元件512可以包括一个齐纳二极管(如图所示)或多个串联连接的齐纳二极管。第一箝位级还包括晶体管513，晶体管513通过跨电阻器511的电压V511来驱动且具有连接在输出OUT和第五供电节点22之间的负载路径。例如，晶体管是η型MOSFET。第一箝位级51的一种操作方式如下。当输出电压增加使得它达到由电压限制元件512限定的第一电压限额(例如，电压限制元件包括齐纳二极管时的齐纳电压)，电流流过电压限制元件512和电阻器511，使得晶体管513接通以便将输出电压的电平基本保持在第一电压限额处。
[0077]在第一箝位级51中，与电压限制元件和电阻器511串联连接的双极二极管是可选的，且可以用来限定电压限额。该二极管514增加了电压限额，使得所述电压限额通过电压限制元件512限定的电压限额加上二极管514的正向电压来给定。
[0078]第二箝位级52在输出电压到达到第二电压限额时去激活电压调节器。根据一个实施例，第二电压限额低于第一电压限额。第二箝位级52包括推拉级521、522，其在输入处接收偏置电压V4且具有连接到电压调节器晶体管3的栅节点G3的输出。推拉级可以被实施为具有η型晶体管521和P型晶体管，它们具有串联连接在第一供电节点I1和输出OUT之间的负载路径。这些晶体管521、522的控制节点形成了推拉级的输入，且负载路径公共的电路节点形成了推拉级的输出。在图17所示的实施例中，晶体管521、522是MOSFET，其源节点形成了推拉级的输出。第二箝位级52还包括具有连接在输出OUT和第五供电节点22之间的电阻器524和电压限制元件525的串联电路。电压限制元件525可以包括至少一个齐纳二极管525。即，电压限制元件525可以包括一个齐纳二极管(如图所示)或多个串联连接的齐纳二极管。第二箝位级52还包括晶体管523，晶体管523通过跨电阻器524的电压V524来驱动且具有连接在推拉级521、522的输入和第五供电节点22之间的负载路径。根据一个实施例，在第五供电节点22和推拉级521、522的输入之间与晶体管523串联连接了另一电压限制元件(例如，齐纳二极管)526和另一电阻器527。例如，晶体管523是η型MOSFET。
[0079]第二箝位级52的一种操作方式如下。当输出电压增加使得达到由电压限制元件525限定的第一电压限额(例如，电压限制元件包括齐纳二极管时的齐纳电压)，电流流过电压限制元件525和电阻器524，使得晶体管523接通。当晶体管523接通时，其下拉推拉级的输入处的电势，且因此下拉在调节器晶体管3的栅节点G3处的电势。这将调节器晶体管3关断，且因此去激活电压调节器。电压源4可以被实施为具有高内部电阻使得当晶体管523接通时损耗较低。
[0080]根据一个实施例，第一箝位级51限定的电压限额高于第二箝位级52限定的电压限额。这样，当输出电压VGS增加时，在第一箝位级箝位输出电压时，调节器通过第二箝位级被去激活。
[0081]根据一个实施例，箝位电路包括连接在调节器晶体管3的栅节点G3和输出节点之间的第三箝位级53。由此，第三箝位级53基本箝位了输出晶体管11的负载路径电压(漏源电压)。第三箝位级可以包括电阻器532和与电阻器532串联连接的电压限制元件531。电压限制元件可以包括至少一个齐纳二极管。即，电压限制元件531可以包括一个齐纳二极管(如图所示)或多个串联连接的齐纳二极管。
【主权项】
1.一种驱动电路，包括: 输出； 第一输出晶体管，包括控制节点和负载路径，其中所述负载路径被耦合在所述输出和第一供电节点之间； 电压调节器，被配置成控制跨所述第一输出晶体管的负载路径的电压；以及 第一驱动器，被配置成基于第一控制信号来驱动所述第一输出晶体管。2.如权利要求1所述的驱动电路，其中，所述电压调节器包括: 调节器晶体管，包括控制节点和负载路径，其中所述负载路径与所述第一输出晶体管的负载路径串联连接，以及其中所述调节器晶体管的负载路径和所述第一输出晶体管的负载路径的串联电路被连接在所述输出和所述第一供电节点之间；以及 偏置电压源，被耦合在所述调节器晶体管的控制节点和所述第一输出晶体管的第一负载路径节点之间。3.如权利要求2所述的驱动电路，其中所述第一输出晶体管的负载路径节点连接到所述输出。4.如权利要求1所述的驱动电路，其中，所述第一驱动器包括: 第一电阻器，被连接在所述第一输出晶体管的第一负载路径节点和所述控制节点之间；以及 第一电流源，被配置成基于所述第一控制信号来驱动通过所述第一电阻器的第一电流。5.如权利要求4所述的驱动电路，其中，所述第一驱动器还包括: 第二电阻器和第二电流源，所述第二电流源被配置成驱动通过所述第二电阻器的电流；以及 第一放大器，被连接在所述第二电阻器和所述第二电流源公共的电路节点与所述第一输出晶体管的控制节点之间。6.如权利要求5所述的驱动电路，其中所述第一放大器包括推挽级，所述推挽级被配置成基于由所述第二电流源提供的电流而在电流源模式和电流汇聚模式中的一种模式中工作。7.如权利要求6所述的驱动电路， 其中通过控制电路控制的所述第一电流源被配置成产生通过所述第一电阻器的不同电流水平的所述第一电流;以及 其中通过所述控制电路控制的所述第二电流源被配置成:当通过所述第一电阻器的所述第一电流的电流水平增加时工作在所述电流源模式中，并且当通过所述第一电阻器的所述第一电流的电流电平减少时工作在所述电流汇聚模式中。8.如之前权利要求之一所述的驱动电路，其中所述第一输出晶体管和所述调节器晶体管是相同导电类型的晶体管。9.如权利要求8所述的驱动电路，其中所述第一输出晶体管和所述调节器晶体管中的每个晶体管是MOSFET。10.如之前权利要求之一所述的驱动电路，还包括: 电子开关，被连接在所述输出和第二供电节点之间；以及 第二驱动器，被配置成基于第二控制信号来驱动所述电子开关。11.如权利要求10所述的驱动电路，其中，所述电子开关包括第二输出晶体管，所述第二输出晶体管包括控制节点和负载路径，其中所述负载路径被连接在所述输出和所述第二供电节点之间。12.如权利要求11所述的驱动电路，其中所述第一输出晶体管和所述第二输出晶体管是相同导电类型的晶体管。13.如权利要求11所述的驱动电路，其中所述第二驱动器包括: 第三电阻器，被连接在所述第二输出晶体管的第一负载路径节点和所述控制节点之间；以及 第二电流源，被配置成基于所述第二控制信号来驱动通过所述第二电阻器的电流。14.如权利要求13所述的驱动电路，其中所述第二驱动器还包括: 第三电阻器和第三电流源，所述第三电流源被配置成驱动通过所述第三电阻器的电流；以及 第二放大器，被连接在所述第二电阻器和所述第二电流源公共的电路节点与所述第二输出晶体管的控制节点之间。15.如权利要求13所述的驱动电路，还包括: 控制电路，被配置成基于所述驱动电路的输入信号来产生所述第一控制信号和所述第二控制信号。16.如之前权利要求之一所述的驱动电路，还包括: 箝位电路，被配置成基于所述输出和所述第二供电节点之间的电压来去激活所述电压调节器。17.如权利要求16所述的驱动电路，其中，所述箝位电路还被配置成箝位在所述输出和所述第二供电节点之间的电压。18.如权利要求16或17所述的驱动电路，其中，所述箝位电路还被配置成箝位跨所述第一输出晶体管的负载路径的电压。19.一种方法，包括: 基于第一控制信号来通过第一驱动器驱动被耦合到驱动电路的输出的第一输出晶体管；以及 通过电压调节器来控制跨所述第一输出晶体管的负载路径的电压。20.如权利要求19所述的方法，其中所述电压调节器包括: 调节器晶体管，包括控制节点和负载路径，其中所述负载路径与所述第一输出晶体管的负载路径串联连接，以及其中所述调节器晶体管的负载路径和所述第一输出晶体管的负载路径的串联电路被连接在所述输出和第一供电节点之间；以及 偏置电压源，被耦合在所述调节器晶体管的控制节点和所述第一输出晶体管的第一负载路径节点之间。21.如权利要求19所述的方法，其中驱动所述第一输出晶体管包括: 通过第一电流源基于所述第一控制信号来驱动通过第一电阻器的第一电流； 其中所述第一电阻器被连接在所述第一输出晶体管的第一负载路径节点和所述控制节点之间。22.如权利要求21所述的方法，其中，驱动所述第一输出晶体管还包括: 通过第二电流源来驱动通过第二电阻器的第二电流；以及 基于由所述第二电流源提供的电流，使第一放大器工作在电流源模式和电流汇聚模式中的一种模式中，所述第一放大器被连接在所述第二电阻器和所述第二电流源公共的电路节点与所述第一输出晶体管的控制节点之间。23.如权利要求21-22之一所述的方法，还包括:权利要求6所述的电路， 通过由控制电路控制的所述第一电流源产生不同电流水平的所述第一电流；以及通过由所述控制电路控制的所述第二电流源，在通过所述第一电阻器的所述第一电流的电流水平增加时使所述放大器工作在所述电流源模式中，并且在通过所述第一电阻器的所述第一电流的电流水平减少时使所述放大器工作在所述电流汇聚模式中。24.如权利要求19-23之一所述的方法，还包括: 基于所述输出和供电节点之间的电压来去激活所述电压调节器。25.如权利要求24所述的方法，还包括: 箝位所述输出和所述供电节点之间的电压。26.如权利要求19-25之一所述的方法，还包括: 通过所述第一输出晶体管来驱动MOS晶体管。
【文档编号】H03K19/0185GK106027028SQ201610190998
【公开日】2016年10月12日
【申请日】2016年3月30日
【发明人】A·申德勒, B·维希特, M·扎诺斯
【申请人】英飞凌科技股份有限公司