一种电流控制延迟线电路的制作方法
【专利摘要】本发明属于集成电路技术领域，涉及一种电流控制延迟线电路。本发明的由多个延迟模块依次连接构成，每一个延迟模块的右移输出端接下一个延迟模块的右移输入端，每一个延迟模块的左移输出端接前一个延迟模块的左移输入端；每个延迟模块均由数据选择器、受控延迟单元、锁存器和数据分配器构成；数据选择器接左右输入信号，控制信号接外部数字控制信号；受控延迟单元接外部电流控制信号，受控延迟单元的输出端接锁存器；锁存器的输出端接数据分配器的数据输入端，数据分配器的控制信号接外部数字控制信号，数据分配器输出左右信号。本发明的有益效果为，一方面可以达到较高的采样频率；另一方面，电路结构简单，功耗和电路面积都可以达到很小。
【专利说明】
一种电流控制延迟线电路
技术领域
[0001 ]本发明属于集成电路技术领域，涉及一种电流控制延迟线电路。
【背景技术】
[0002] 便携式电子设备在人们的生产生活中扮演着越来越重要的角色，续航能力作为便 携式电子设备的重要性能参数主要由电源模块决定，DC-DC变换器是电源模块的基础部分 之一，人们对DC-DC变换器提出了更高的要求:小体积、高效率、快瞬态响应。因此，一种基于 纹波控制(Ripple-Based Control)的DC-DC变换器的结构应运而生。这种DC-DC变换器对负 载和供电的变化均拥有快速的瞬态响应、优越的闭环稳定性且周期性的过流关断更好地保 护了开关管。作为重要的模拟单元，电感电流采样电路是以上优点实现的基础。
[0003] 电感电流采样电路通常采用RC电路将电感纹波电流转化为纹波电压，然后利用 ADC将模拟的纹波电压信号转化为数字信号。但是ADC会在芯片上占用较大面积并且功耗较 大(普通的ADC功耗经常在几个mW)，违背了DC-DC变换器的高效率、小体积的原则。
【发明内容】
[0004] 本发明所要解决的，就是针对上述的ADC的功耗及电路面积很大的问题，提出一种 新型的利用电流控制延迟线实现低功耗、小面积的模数转换电路。
[0005] 本发明的技术方案是:一种电流控制延迟线电路，所述延迟线电路由多个延迟模 块依次连接构成，每一个延迟模块的右移输出端接下一个延迟模块的右移输入端，每一个 延迟模块的左移输出端接前一个延迟模块的左移输入端;每个延迟模块均由数据选择器、 受控延迟单元、锁存器和数据分配器构成;数据选择器的一个数据输入端接右移信号，另一 个数据输入端接左移信号，控制信号输入端接外部数字控制信号，输出端分别接受控延迟 单元的数据输入端和锁存器的一个数据输入端;受控延迟单元的控制信号端接外部电流控 制信号，受控延迟单元的输出端接锁存器的另一个输入端;所述受控延迟单元的延迟时间 与外部电流信号的大小成反比关系；锁存器的输出端接数据分配器的数据输入端，数据分 配器的控制信号输入端接外部数字控制信号，数据分配器的一个数据输出端输出右移信 号，另一个数据输出端输出左移信号;所述外部数字控制信号包括〇和1两个信号，当外部数 字控制信号为〇时，数据选择器和数据分配器输出左移信号，当外部数字控制信号为1时，数 据选择器和数据分配器输出右移信号。
[0006] 本发明的有益效果为，采用电流控制延迟线实现对DC-DC电路中的电感电流模数 转换，一方面可以达到较高的采样频率;另一方面，电路结构简单，主要模块由门电路组成， 功耗和电路面积都可以达到很小，遵从了 DC-DC变换器的高效率、小体积的原则。
【附图说明】
[0007] 图1是本发明的电流控制延迟线和单个延迟模块示意图；
[0008] 图2是本发明的延迟模块内部结构示意图；
[0009]图3是电流控制延迟线对电感电流模数转换电路示意图；
[0010]图4是电感电流模数转换波形示意图；
[0011]图5是方向切换波形对比示意图；（a)为未加锁存器波形图，（b)为添加锁存器后波 形图；
[0012] 图6是方向切换模块输出仿真波形图。
【具体实施方式】
[0013] 下面结合附图，详细描述本发明的技术方案：
[0014] 如图1所示，电流控制延迟线由多个延迟模块构成，每一个模块的右移输出端Fcmt 接下一个模块的右移输入端Fin，每一个模块的左移输出端接前一个模块的左移输入端 B in(3DIR数字信号为1时，信号右移，DIR数字信号为0时，信号左移，电流IbiaJ$制延迟单元的 延迟时间，Q为每个模块的输出。
[0015] 如图2所示，延迟模块内部结构包括数据选择器MUX，数据分配器DIV，受控延迟单 元，锁存器模块。
[0016] 所述的数据选择器MUX用于选择右移输入信号Fin或者左移输入信号Βιη;当DIR为1 时，数据选择器选择右移输入信号F in作为数据选择器输出，当DIR为0时，数据选择器选择左 移输入信号Βιη作为数据选择器输出，所得输出作为电流控制延迟单元的输入和锁存器的一 个输入。
[0017] 所述的数据分配器DIV用于将前级锁存器输出Q分配给右移输出信号匕叶或者左移 输出信号Bcmt;当DIR为1时，数据分配器将锁存器输出Q分配给右移输出信号Fcmt，当DIR为0 时，数据分配器将锁存器输出Q分配给左移输出信号B?t。
[0018] 所述的电流控制延迟单元用于产生一个受电流Ibias控制的延迟tdelay，实现对延迟 线的信号流动速度的调控;延迟时间t delay与电流Iblas成近似反比关系，此单元产生的输出 与数据选择器的输入作为锁存器的两个输入。
[0019] 所述的锁存器用于对输入信号的传递或锁存，避免DIR信号切换方向时造成的误 翻转;锁存器对应的真值表如表1所示。
[0020] 表1锁存器真值表
[0022]本发明的工作原理为：
[0023]每个延迟模块在DIR信号的控制下，将一个方向上的输入信号引入模块内部，经过 Iblas调控的受控单元后产生一个延迟波形，作为同一方向上的输出信号，利用受控延迟单 元，可以达到自动调控信号传输速率，电流越大，延迟时间越短，信号传输速率越快。
[0024] 在没有锁存器的情况下，电路可以实现正常的右移或者左移，但是无法实现DIR正 常切换，这是因为，在方向切换的那一刻，由于延迟，输出信号刚完成切换的那个模块会将 信号传递给下一个模块产生一个小于一个延迟时间的脉冲，但由于方向切换，此脉冲又会 反向传递回来造成误翻转，如图5(a)所示。在延迟模块中加入上述锁存器之后，就能够成功 消除掉这个误翻转，实现完美的方向切换，如图5(b)所示，相应的电路仿真波形图如图6所 不。
[0025]如图3所示，通过采样电路采得电感电流信息作为电流控制延迟线控制信号，电感 电流大小决定每个延迟模块的延迟时间，电流越大，信号传输速率越快。延迟线最左端输入 信号为1，最右端输入信号为〇,当比较器输出高电平，延迟线DIR信号为1，信号右移，各级延 迟模块输出从左至右依次从〇变1;当比较器输出为低电平，延迟线DIR信号为0,信号左移， 各级延迟模块输出从右至左依次从0变1。通过判断输出电位变化的模块位置，就能实现对 电感电流的拟合，完成模数转换功能，如图4所示。
【主权项】
1. 一种电流控制延迟线电路，所述延迟线电路由多个延迟模块依次连接构成，每一个 延迟模块的右移输出端接下一个延迟模块的右移输入端，每一个延迟模块的左移输出端接 前一个延迟模块的左移输入端;每个延迟模块均由数据选择器、受控延迟单元、锁存器和数 据分配器构成;数据选择器的一个数据输入端接右移信号，另一个数据输入端接左移信号， 控制信号输入端接外部数字控制信号，输出端分别接受控延迟单元的数据输入端和锁存器 的一个数据输入端;受控延迟单元的控制信号端接外部电流控制信号，受控延迟单元的输 出端接锁存器的另一个输入端;所述受控延迟单元的延迟时间与外部电流信号的大小成反 比关系;锁存器的输出端接数据分配器的数据输入端，数据分配器的控制信号输入端接外 部数字控制信号，数据分配器的一个数据输出端输出右移信号，另一个数据输出端输出左 移信号;所述外部数字控制信号包括0和1两个信号，当外部数字控制信号为0时，数据选择 器和数据分配器输出左移信号，当外部数字控制信号为1时，数据选择器和数据分配器输出 右移信号。
【文档编号】H03M1/12GK106027052SQ201610325878
【公开日】2016年10月12日
【申请日】2016年5月17日
【发明人】甄少伟, 曾鹏灏, 汪流, 彭彦鑫, 罗萍, 贺雅娟, 张波
【申请人】电子科技大学