印刷布线衬底的制作方法
【专利摘要】本发明抑制印刷布线的寄生成分。印刷布线衬底(100)具有多层衬底(110)、及铺设在多层衬底(110)且连接有半导体装置(10)的电源端子列(T11a～T11d)的电源线(50)。电源线(50)包含：第1布线图案(51)，形成在多层衬底(110)的表面；第2布线图案(52)，形成在多层衬底(110)的内部；及层间连接部(53x及53y)，以绕过电源端子列(T11a～T11d)的至少一部分的方式，将第1布线图案(51)与第2布线图案(52)之间电气导通。
【专利说明】
印刷布线衬底
技术领域
[0001] 本发明涉及一种印刷布线衬底。
【背景技术】
[0002] 以往，将连接于电源线与接地线之间的开关输出级驱动的半导体装置一直用于各 种应用。
[0003] 另外，作为与上述相关的【背景技术】的一例，可列举专利文献1。
[0004] [【背景技术】文献]
[0005] [专利文献]
[0006] [专利文献1]日本专利特开2011-211147号公报
【发明内容】
[0007] [发明要解决的问题]
[0008] 然而，在大电流流入至开关输出级的情形时，装载半导体装置的印刷布线衬底的 电源线或接地线中附带的寄生成分(尤其寄生电感成分或寄生电阻成分）的影响成为支配 性，从而存在产生开关电压的高电平下降或振铃的可能性。
[0009] 本说明书中揭示的发明的目的在于鉴于由本申请案的
【发明人】发现的上述课题，提 供一种可抑制印刷布线的寄生成分的印刷布线衬底及使用该印刷布线衬底的电子设备。 [00 10][解决问题的技术手段]
[0011] 本说明书中揭示的印刷布线衬底是设为如下构成(第1构成），该构成具有多层衬 底、铺设在所述多层衬底且连接有半导体装置的电源端子列的电源线、及铺设在所述多层 衬底且连接有所述半导体装置的接地端子列的接地线，且所述电源线及所述接地线的至少 其中一个包含形成在所述多层衬底的表面的第1布线图案、形成在所述多层衬底的内部的 第2布线图案、以绕过所述电源端子列或所述接地端子列的至少一部分的方式将所述第1布 线图案与所述第2布线图案之间电气导通的层间连接部。
[0012] 另外，在包含第1构成的印刷布线衬底中，可设为所述第2布线图案的宽度、厚度、 或导电率大于所述第1布线图案的宽度、厚度、或导电率的构成(第2构成）。
[0013]而且，在包含第1或第2构成的印刷布线衬底中，可设为所述层间连接部形成在所 述电源端子列或所述接地端子列的近端或正下方的构成(第3构成）。
[0014] 而且，在包含第1~第3任一构成的印刷布线衬底中，可设为将所述第1布线图案与 所述第2布线图案之间隔开的绝缘层的厚度未达200μπι的构成(第4构成）。
[0015] 而且，在包含第1~第4任一构成的印刷布线衬底中，可设为所述电源线的第2布线 图案与所述接地线的第2布线图案以各个电流方向成为逆向的方式相互重叠地铺设的构成 (第5构成）。
[0016] 而且，本说明书中揭示的电子设备可设为具有包含第1~第5任一构成的印刷布线 衬底、及装载在所述印刷布线衬底的半导体装置的构成(第6构成）。
[0017]另外，在包含第6构成的电子设备中，可设为多个设置在所述半导体装置的外部端 子均为引脚、焊球、或电极焊垫，且在封装的底面以阵列状排列的构成(第7构成）。
[0018]而且，在包含第6或第7构成的电子设备中，可设为所述半导体装置作为使用连接 于电源端子与接地端子之间的开关输出级，自电源电压产生期望的输出电压的电源装置的 一部分发挥功能的构成(第8构成）。
[0019] 而且，在包含第6或第7构成的电子设备中，可设为所述半导体装置作为使用连接 于电源端子与接地端子之间的开关输出级发送数字信号的发送装置的一部分发挥功能的 构成(第9构成）。
[0020] 而且，在包含第6或第7构成的电子设备中，可设为所述半导体装置作为使用连接 于电源端子与接地端子之间的开关输出级驱动电机的电机驱动装置的一部分发挥功能的 构成(第10构成）。
[0021] [发明的效果]
[0022] 根据本说明书中揭示的发明，可提供一种能够抑制印刷布线的寄生成分的印刷布 线衬底及使用该印刷布线衬底的电子设备。
【附图说明】
[0023]图1是表示开关电源装置的一构成例的电路图。
[0024]图2是表示印刷布线衬底的第1实施方式的俯视图（第1布线层）。
[0025] 图3是表示印刷布线衬底的第2实施方式的俯视图（第1布线层）。
[0026] 图4是表示印刷布线衬底的第2实施方式的俯视图（第2布线层）。
[0027] 图5是α?-α? '纵首Ij视图。
[0028] 图6是α2_α2,纵剖视图。
[0029]图7是用以说明第1布线层的厚度限制的纵剖视图。
[0030]图8是开关电压Vsw的波形图。
[0031]图9是表示印刷布线衬底的第3实施方式的俯视图（第1布线层）。
[0032]图10是表示印刷布线衬底的第3实施方式的俯视图（第2布线层）。
[0033] 图11是β?-β? '纵首丨』视图。
[0034] 图12是β2_β2,纵剖视图。
[0035]图13是表示印刷布线衬底的第4实施方式的俯视图（第2布线层）。
[0036]图14是表示印刷布线衬底的第4实施方式的俯视图（第3布线层）。
[0037]图15是γΙ-γΓ纵剖视图。
[0038] 图16是γ 2-γ 2,纵剖视图。
[0039]图17是表示IC封装的变化(PGA)的图。
[0040]图18是表示IC封装的变化(BGA)的图。
[00411图19是表示IC封装的变化(LGA)的图。
[0042]图20是表示电子设备的变化(开关电源装置)的图。
[0043]图21是表示电子设备的变化(发送装置)的图。
[0044]图22是表示电子设备的变化(电机驱动装置)的图。
[0045]图23是智能手机的外观图。
【具体实施方式】
[0046] <开关电源装置>
[0047] 图1是表示开关电源装置的一构成例的电路图。本构成例的开关电源装置1具有： 半导体装置10、及外置在半导体装置10的各种分立零件（旁路电容器20、输出电感器30、及 输出电容器40)。开关电源装置1是通过使用开关输出级(本图的示例中为在半导体装置10 中集成化的输出晶体管IlH与同步整流晶体管11L)将电源电压Vcc降压，而产生期望的输出 电压Vo。
[0048] 半导体装置10是作为开关电源装置1的一部分发挥功能的IC( Integrated Circuit，集成电路)或LSI(Large Scale Integrated circuit大规模集成电路），且包含输 出晶体管IlH及同步整流晶体管11L、以及上侧驱动器12H及下侧驱动器12L。另外，在半导体 装置10中，也将未图示的控制电路或故障保护电路集成化。
[0049] 而且，半导体装置10具有多个外部端子(本图的示例中为开关端子T10、电源端子 T11、及接地端子T12)，作为用以确立与装置外部的电性连接的机构。开关端子TlO是用以将 开关线70外部连接的外部端子。电源端子Tll是用以将电源线50外部连接的外部端子。接地 端子T12是用以将接地线60外部连接的外部端子。
[0050] 输出晶体管IlH是作为开关输出级的上侧开关发挥功能的PM0SFET[P channel type metal oxide semiconductor field effect transistor，P沟道型金属氧化物半导 体场效应晶体管]。输出晶体管IlH的源极与背栅是内部连接于电源端子T11。输出晶体管 IlH的漏极是内部连接于开关端子T10。输出晶体管IlH的栅极是连接于上侧栅极信号GH的 施加端(上侧驱动器12H的输出端）。输出晶体管IlH是在上侧栅极信号GH为高电平时断开， 且在上侧栅极信号GH为低电平时接通。
[0051] 同步整流晶体管IlL是作为开关输出级的下侧开关发挥功能的NMOSFET[Nchannel type M0SFET，N沟道型金属氧化物半导体场效应晶体管]。同步整流晶体管IlL的源极与背 栅是内部连接于接地端子T12。同步整流晶体管IlL的漏极是内部连接于开关端子T10。同步 整流晶体管IlL的栅极是连接于下侧栅极信号GL的施加端(下侧驱动器12L的输出端）。同步 整流晶体管IlL是在下侧栅极信号GL为高电平时接通，且在下侧栅极信号GL为低电平时断 开。
[0052]在开关输出级，将输出晶体管IlH与同步整流晶体管IlL互补地接通/断开。通过如 此的接通/断开运行，而在开关端子TlO(或开关线70)，产生在电源电压Vcc与接地电压GND 之间脉冲驱动的矩形波状的开关电压Vsw。另外，本说明书中的所谓「互补地」文字不仅包含 输出晶体管IlH与同步整流晶体管IlL的接通/断开状态完全地相反的情形，而且也包含设 置有两晶体管的同时断开期间（空载时间）的情形。
[0053]而且，开关输出级不仅限于上述同步整流方式，也可以采用使用整流二极管取代 同步整流晶体管IIL的二极管整流方式。
[0054] 上侧驱动器12H是连接于电源端子Tll与接地端子T12之间，且根据自未图示的控 制电路输入的上侧驱动器控制信号，产生上侧栅极信号GH。
[0055] 下侧驱动器12L是连接于电源端子Tll与接地端子T12之间，且根据自未图示的控 制电路输入的下侧驱动器控制信号，产生下侧栅极信号GL。
[0056]另外，在将上侧驱动器12H与接地端子T12之间连接的内部布线、及将下侧驱动器 12L与电源端子Tll之间连接的内部布线，分别附带有寄生电阻成分13a及13b。而且，在电源 端子T11、开关端子T10、及接地端子T12，分别附带有寄生电感成分14x~14z。
[0057]旁路电容器20是用以抑制半导体装置10的电源变动的机构，且连接于电源线50与 接地线60之间。另外，在旁路电容器20中，除了电容成分21以外，且包含等效串联电阻成分 22与等效串联电感成分23。作为旁路电容器30,较理想为使用元件尺寸较小，等效串联电阻 成分22或等效串联电感成分23较小，且运行温度范围较宽的层压陶瓷电容器等。
[0058] 输出电感器30与输出电容器40是形成将开关电压Vsw整流及平滑从而产生输出电 压Vo的LC滤波器。输出电感器30的第1端是连接于开关线70。输出电感器30的第2端与输出 电容器40的第1端均连接于输出线80。输出电容器40的第2端是连接于接地线60。另外，在输 出电感器30中，除了电感成分31以外，且包含等效串联电阻成分32。而且，在输出电容器40 中，除了电容成分41以外，且包含等效串联电阻成分42与等效串联电感成分43。
[0059]电源线50是用以将电源电压Vcc的施加端与电源端子Tll之间电连接的印刷布线。 在电源线50中，附带有寄生电感成分51与寄生电阻成分52。
[0060] 接地线60是用以将接地端(接地电压GND的施加端）与接地端子T12之间电连接的 印刷布线。在接地线60中，附带有寄生电感成分61与寄生电阻成分62。
[0061] 开关线70是用以将输出电感器30的第1端与开关端子TlO之间电连接的印刷布线。 在开关线70中，附带有寄生电感成分61与寄生电阻成分62。
[0062] 输出线80是用以将输出电感器30的第2端及输出电容器40的第1端与输出电压Vo 的输出端之间电连接的印刷布线。在输出线80中，也与其他印刷布线相同，附带有寄生电感 成分与寄生电阻成分。但，本图中，为便于图示，而将此描写省略。
[0063] <印刷布线衬底(第1实施方式)>
[0064]图2是表示装载开关电源装置1的印刷布线衬底100的第1实施方式的俯视图。在本 图中，均以实线描写在印刷布线衬底100上经图案化的电源线50、接地线60、开关线70、及输 出线80。另一方面，均以虚线透过性地描写半导体装置10、旁路电容器20、输出电感器30、及 输出电容器40。
[0065]在半导体装置10的底面，阵列状地排列有多个外部端子。开关端子T10、电源端子 Tll、及接地端子T12分别各设置有多个(在本图的例中，开关端子TlO为12个，电源端子Tll 为8个，接地端子T12为4个），且分别在半导体装置10的内部共通地连接。可通过设为如此的 构成，而减少各端子中附带的寄生电感成分Hx~14z或各端子与印刷布线衬底100的接合 部分中附带的寄生电阻成分52~72。
[0066]而且，电源线50、接地线60、及开关线70均设为尽可能粗短的图案。可通过设为如 此的构成，而减少各自中所附带的寄生成分（寄生电感成分51~71或寄生电阻成分52~ 72)。
[0067] 而且，旁路电容器20是配置在半导体装置10的近端（电源端子Tll或接地端子T12 的近端）。可通过设为如此的构成，而尽可能地避免受到电源线50或接地线60中附带的寄生 成分(寄生电感成分51~61或寄生电阻成分52~62)的影响。
[0068]如此一来，第1实施方式的印刷布线衬底100(或装载在该印刷布线衬底100的半导 体装置10)中，可通过外部端子的并联化、粗短的布线图案化、及半导体装置10与旁路电容 器20的近端连接，而实现将印刷布线中附带的寄生成分减少。
[0069]而且，电源线50与接地线60是以夹着开关线70的方式分离地设置。因设为如此的 构成，故电源线50与接地线60之间难以直接产生短路，因此，可提升安全性。
[0070] 但，在大电流流入至电源线50或接地线60的情形时，即便采用上述构成，另外也无 法忽视各自中所附带的寄生成分(寄生电感成分51~61或寄生电阻成分52~62)的影响，从 而存在产生开关电压Vsw的高电平下降或振铃的可能性。
[0071] 另外，如上所述，第1实施方式的印刷布线衬底100是通过多个并联地使用电源端 子Tll或接地端子T12,且较粗地形成电源线50或接地线60,而实现将各自中所附带的寄生 成分减少。
[0072] 但，当在多个外部端子在封装的底面阵列状地排列而成的栅格阵列型的半导体装 置10中，将电源端子Tll或接地端子T12不仅设置在封装的外缘附近而且也设置在封装的中 央附近的情形时，必须将电源线50或接地线60自封装的外缘进而延伸至内侧为止。
[0073]在电源线50或接地线60的延伸部分，当然附带有与其长度相应的寄生成分。因此， 电源端子Tll或接地端子T12的配设位置越与封装的外缘部分离(越靠近中央部），则在阻抗 方面越不利，从而存在该增设效果弱化之类的问题。
[0074] <印刷布线衬底(第2实施方式)>
[0075] 以下，主要一边参照图3~图6,一边对印刷布线衬底100的第2实施方式详细地进 行说明。
[0076] 图3是表示印刷布线衬底100的第2实施方式的俯视图，尤其表示形成在印刷布线 衬底100的表面的第1布线层。在本图中，均以实线描写在第1布线层上经图案化的第1电源 线Pl与第1接地线G1。另一方面，均以虚线透过性地描写半导体装置10与其外部端子(包括 电源端子1'11&~1'11(1及接地端子1'12 &~1'12(1)。
[0077] 图4是与图3相同地表示印刷布线衬底100的第2实施方式的俯视图，尤其表示形成 在印刷布线衬底100的内部(相较第1布线层为更下层)的第2布线层。在本图中，均以实线描 写在第2布线层上经图案化的第2电源线P2与第2接地线G2。另一方面，均以虚线透过性地描 写在第1布线层上经图案化的如上所述的第1电源线Pl与第1接地线G1、及设置在半导体装 置10的电源端子Tlla~Tlld与接地端子T12a~T12d。
[0078] 图5是表示以图3及图4的αΙ-αΓ线（单点划线)将印刷布线衬底100切断时的纵剖 视图。而且，图6是表示以图3及图4的α2_α2'线(双点划线)将印刷布线衬底100切断时的纵 剖视图。
[0079] 如各图所示，第2实施方式的印刷布线衬底100具有多层衬底110、及铺设在该多层 衬底110的电源线50及接地线60。电源线50包含第1电源线Pl、第2电源线Ρ2、及层间连接部 Ρ3χ及P3y。接地线60包含第1接地线Gl、第2接地线G2、及层间连接部G3x~G3z。
[0080] 第1电源线Pl与第1接地线Gl均相当于形成在多层衬底110的表面(第1布线层）的 第1布线图案。如图3中所示，第1电源线Pl包含与电源电压Vcc的施加端相连的干线部Pla、 及自干线部Pla分支的支线部Plb。同样地，第1接地线Gl包含与接地电压GND的施加端(接地 端)相连的干线部Gla、及自干线部Gla分支的支线部Gib。
[0081] 支线部Plb及Glb是分别自干线部Pla及Gla朝向半导体装置10的装载位置延伸，且 利用焊料等而与电源端子Tlla~Tlld及接地端子T12a~T12d分别连接。
[0082]另外，在形成在第1布线层的第1电源线Pl与第1接地线Gl，关于其线厚dl，存在与 半导体装置1 〇的栅格间距d 11对应的制约。
[0083]图7是用以说明第1布线层的厚度限制的纵剖视图。如本图中所示，在将相互邻接 的栅格201与栅格202之间隔（=栅格间距)定义为dll，将栅格半径定义为dl2,将第1布线层 203及204的锥度定义为dl3的情形时，为避免栅格201与栅格202的干扰(短路），而必须满足 以如下（1)式表示的条件。
[0084]【数学公式1】
[0085]
[0086] 一般而言，第1布线层203及204的线厚dl变得越大，则锥度dl3也变得越大。因此， 第1电源线Pl与第1接地线Gl的线厚dl必须设计为未达与半导体装置10的栅格间距dll对应 的上限值。
[0087]而且，为避免栅格间的干扰(短路），即便支线部Plb及Glb的线宽wl，也存在必须设 计为未达与半导体装置10的栅格间距dll对应的上限值的制约。即，半导体装置10的栅格间 距dll越窄，则支线部Plb及Glb的线宽wl也变得越窄，从而各自中所附带的寄生成分(寄生 电感成分或寄生电阻成分)变得越大。
[0088]因此，就排列为一列的电源端子Tlla~Tlld及接地端子T12a~T12d而言，与干线 部Pla及Gla相距越远，则在阻抗方面越不利。更具体而言，与干线部Pla及Gla相距最近的电 源端子Tlla及接地端子T12a在阻抗方面最有利，相反地，与干线部Pla及Gla相距最远的电 源端子Tlld及接地端子T12d在阻抗方面最不利。
[0089]因此，电源线50及接地线60分别不仅包含在第1布线层上经图案化的如上所述的 第1电源线Pl及第1接地线Gl，进而包含在第2布线层上经图案化的第2电源线P2及第2接地 线G2。
[0090] 第2电源线P2与第2接地线G2均相当于形成在多层衬底110的内部(第2布线层）的 第2布线图案。如根据图4所述，第2电源线P2是以相对于第1电源线Pl的支线部Plb重叠的方 式布局。同样地，第2接地线G2是以相对于第1接地线Gl的支线部Glb重叠的方式布局。另外， 就第2接地线G2而言，以也相对于第1接地线Gl的干线部Gla重叠的方式布局。
[0091] 但，将第2电源线P2与第2接地线G2设为不同的布局的原因仅为以单一附图描写布 局的变化之类的方便起见的原因。因此，既可使第2电源线P2相对于第1电源线Pl的干线部 Pla与支线部Plb两者重叠，或者，也可以使第2接地线G2仅相对于第1接地线Gl的支线部Glb 重叠。
[0092] 第1电源线Pl与第2电源线P2之间是利用层间连接部P3x及P3y(通孔等)而电连接。 层间连接部P3x是设置在与干线部Pla相距最近的电源端子Tlla的近端(支线部Plb的根源 侧）。层间连接部P3y是设置在与干线部Pla相距最远的电源端子Tlld的近端(支线部Plb的 末端侧）。即，层间连接部P3x及P3y是以绕过电源端子列的两端间的方式，将第1电源线Pl与 第2电源线P2之间电气导通。
[0093] 同样地，第1接地线Gl与第2接地线G2之间是利用层间连接部G3x~G3z(通孔等)而 电连接。另外，层间连接部G3x是设置在与干线部Gla相距最近的接地端子T12a的近端(支线 部Glb的根源侧）。另一方面，层间连接部G3y是设置在与干线部Gla相距最远的接地端子 T12d的近端(支线部Glb的末端侧）。即，层间连接部G3x及G3y是以绕过接地端子列的两端间 的方式，将第1接地线Gl与第2接地线G2之间电气导通。而且，层间连接部G3z是设置在干线 部Gla的正下方。
[0094] 此处，第2电源线P2及第2接地线G2是与第1电源线Pl及第1接地线Gl不同，可不受 与半导体装置10的栅格间距dll对应的制约而相对自由地设计线宽W2或线厚d2。
[0095] 例如，可通过将第2电源线P2及第2接地线G2设为相较支线部Plb及Glb更宽幅(w2 >wl)，而将第2电源线P2及第2接地线G2的寄生成分抑制为小于支线部Plb及Glb的寄生成 分。
[0096] 而且，即便将第2电源线P2及第2接地线G2设为相较支线部Plb及Glb更壁厚（d2> dl)，也可以将第2电源线P2及第2接地线G2的寄生成分抑制为小于支线部Plb及Glb的寄生 成分。
[0097]而且，例如，可以利用普通的铜箱或镀铜(σ = 59.0 [ S/m] @20 °C)形成第1电源线Pl 及第1接地线G1，另一方面，也可以利用导电率更高的银箱或镀银(〇 = 61.4[S/m]@20°C)形 成第2电源线P2及第2接地线G2。即便选择如此的原材料，也可以将第2电源线P2及第2接地 线G2的寄生成分抑制为小于支线部Plb及Glb的寄生成分。
[0098] 另外，将第1布线图案（=形成在第1布线层的第1电源线Pl及第1接地线Gl)与第2 布线图案（=形成在第2布线层的第2电源线P2及第2接地线G2)之间隔开的绝缘层的厚度d3 (即，层间连接部P3x及P3y、及层间连接部G3x~G3z的高度)优选尽可能地小。更具体而言， 绝缘层的厚度d3较理想为未达200μηι，尤其理想为100μπι以下（例如80μπι)。可通过设为如此 的构成，而将层间连接部Ρ3χ及P3y的寄生成分、及层间连接部G3x~G3z的寄生成分抑制为 较小。
[0099] 以此方式，在干线部Pla与电源端子Tlla~Tlld之间、及干线部Gla与接地端子 T12a~T12d之间，不仅形成有经由高阻抗的支线部Plb及Glb的主路径，而且形成有经由更 低阻抗的第2电源线P2及第2接地线G2的旁路路径。
[0100] 即，对于电源线50及接地线60而言，以对于高阻抗的支线部Plb及Glb，并排设置更 低阻抗的旁路路径的方式，采用局部多层结构。
[0101]因此，在并联使用电源端子列及接地端子列时，不仅与干线部Pla及Gla相距较近 的电源端子及接地端子，而且与干线部Pla及Gla相距较远的电源端子及接地端子，均可得 到有效地利用。
[0102] 图8是开关电压Vsw的波形图。另外，实线是表示第2实施方式的行为，虚线是表示 第1实施方式的行为。如本图中所示，可通过采用第2实施方式的构成，而有效地抑制开关电 压Vsw的高电平下降或振铃，因此，可实现更稳定的开关运行。
[0103] 尤其，在大电流流入至电源线50或接地线60的情形时，各自中所附带的寄生成分 (寄生电感成分51~61或寄生电阻成分52~62)的影响容易变得明显化，故可谓较理想为采 用第2实施方式的构成。
[0104] 另外，在第2实施方式中，为将说明简化，而列举了逐列地直线状排列电源端子Tll ~Tlld与接地端子T12a~T12d作为半导体装置10的电源端子列及接地端子列的构成为例， 但各个排列图案不仅限于此，例如，电源端子列与接地端子列的排列方向既可在中途弯曲， 或也可以分支为2方向以上。而且，电源端子列或接地端子列的串联数或并联数也绝无限 制。
[0105] 而且，如上文所说明，第2电源线P2及第2接地线G2是分别作为用以直至干线部Pla 及Gla(或支线部Plb及Glb的根源部)为止绕过支线部Plb及Glb的末端部的低阻抗路径而设 置。因此，只要获得如此的绕过功能，则第2电源线P2及第2接地线G2的布局也为任意。
[0106] <印刷布线衬底(第3实施方式)>
[0107] 以下，一边参照图9~图12,一边对印刷布线衬底100的第3实施方式详细地进行说 明。
[0108] 图9是表示印刷布线衬底100的第3实施方式的俯视图，尤其表示形成在印刷布线 衬底100的表面的第1布线层。在本图中，均以实线描写在第1布线层上经图案化的第1电源 线Pl与第1接地线G1。另一方面，均以虚线透过性地描写半导体装置10与其外部端子(包括 电源端子1'11&~1'11(1及接地端子1'12 &~1'12(1)。
[0109] 图10是与图9同样地表示印刷布线衬底100的第3实施方式的俯视图，尤其表示形 成在印刷布线衬底100的内部(相较第1布线层更下层)的第2布线层。在本图中，均以实线描 写在第2布线层上经图案化的第2电源线P2与第2接地线G2。另一方面，均以虚线透过性地描 写在第1布线层上经图案化的如上所述的第1电源线Pl与第1接地线G1、及设置在半导体装 置10的电源端子Tlla~Tlld与接地端子T12a~T12d。
[oho]图Ii是表示以图9及图?ο的m-m'线（单点划线)将印刷布线衬底loo切断时的纵 剖视图。而且，图12是表示以图9及图10的β2-β2'线(双点划线)将印刷布线衬底100切断时 的纵剖视图。
[0111] 如各图中所示，第3实施方式的印刷布线衬底100是一方面以上文的第2实施方式 (图3~图6)为基础，一方面追加了层间连接部P3a~P3d及G3a~G3d。层间连接部P3a~P3d 分别形成在电源端子Tlla~Tlld的正下方。同样地，层间连接部G3a~G3d分别形成在接地 端子T12a~T12d的正下方。
[0112] 根据如此的构成，因与上文的第2实施方式相比，可更有效地利用电源端子Tlla~ Tlld及接地端子T12a~T12d，故可进而有效地减少电源线50及接地线60的寄生成分。
[0113] <印刷布线衬底(第4实施方式）>
[0114] 以下，一边主要参照图13~图16,一边对印刷布线衬底100的第4实施方式详细地 进行说明。
[0115] 图13是表示印刷布线衬底100的第4实施方式的俯视图，尤其表示形成在印刷布线 衬底100的内部(相较第1布线层更下层）的第2布线层。在本图中，以实线描写在第2布线层 上经图案化的第2电源线P2。另一方面，均以虚线透过性地描写在第1布线层上经图案化的 如上所述的第1电源线Pl与第1接地线G1、及设置在半导体装置10的电源端子Tlla~Tlld与 接地端子Tl 2a~Tl 2d。
[0116]图14是与图13相同地表不印刷布线衬底100的第4实施方式的俯视图，尤其表不形 成在印刷布线衬底100的内部(相较第2布线层进而更下层)的第3布线层。在本图中，以实线 描写在第3布线层上经图案化的第2接地线G2。另一方面，均以虚线透过性地描写在第1布线 层上经图案化的第1电源线Pl与第1接地线G1、及设置在半导体装置10的电源端子Tlla~ 1'11(1与接地端子1'123~1'12(1。
[0117]另外，在第4实施方式的印刷布线衬底100中，第1布线层的布局因与上文的第2实 施方式(图3)相同，故将作为另外新的附图的描写省略。
[0118] 图15是表示以图13及图14的γΙ-γΓ线(单点划线)将印刷布线衬底100切断时的 纵剖视图。而且，图16是表示以图13及图14的γ 2-γ 2'线(双点划线)将印刷布线衬底100切 断时的纵剖视图。
[0119] 如各图中所示，第4实施方式的印刷布线衬底100是设为一方面以上文的第2实施 方式（图3~图6)为基础，一方面将第2电源线Ρ2与第2接地线G2形成在不同的布线层，且以 各个电流方向成为逆向的方式相互重叠地铺设的构成。
[0120] 根据如此的构成，与上文的第2实施方式相比，可通过第2电源线Ρ2与第2接地线G2 的磁耦合，而将相互的寄生成分抵消，故可进而有效地减少电源线50及接地线60的寄生成 分。
[0121] 另外，对于第4实施方式的构成，也可以与上文的第3实施方式（图9~图12)进行组 合。
[0122] <IC 封装 >
[0123] 图17~图19是分别表示IC封装的变化的图。
[0124] 在图17中描写有PGA[pin grid array，引脚栅格阵列]封装。在将半导体装置10设 为PGA封装的情形时，半导体装置10的外部端子(开关端子T10、电源端子T11、及接地端子 T12等)成为引脚，且分别在封装的底面以阵列状排列。
[0125] 在图18中描写有BGA[ball grid array，球栅阵列]封装。在将半导体装置10设为 BGA封装的情形时，半导体装置10的外部端子成为焊球，且分别在封装的底面以阵列状排 列。
[0126] 在图19中描写有LGA[land grid array，焊盘栅格阵列]封装。在将半导体装置10 设为LGA封装的情形时，半导体装置10的外部端子成为电极焊垫，且分别在封装的底面以阵 列状排列。
[0127] <对于电子设备的适用例>
[0128] 图20~图22是分别表示具有印刷布线衬底100(或装载在该印刷布线衬底100的半 导体装置10)的电子设备的变化的图。
[0129] 图20的电子设备A具有:开关电源装置A1，使用在半导体装置10中集成化或外部连 接在半导体装置10的开关输出级，自电源电压Vcc产生期望的输出电压Vo;及负载A2,接收 输出电压Vo的供给而运行。半导体装置10是装载在如上所述的印刷布线衬底100(本图中未 明确表示），且作为开关电源装置Al的一部分发挥功能。
[0130] 图21的电子设备B具有:发送装置Bl，使用在半导体装置10中集成化或外部连接在 半导体装置10的开关输出级，发送数字信号Sd;及接收装置B2,接收数字信号ScL半导体装 置10是装载在如上所述的印刷布线衬底1〇〇(本图中未明确表示），且作为发送装置Bl的一 部分发挥功能。
[0131] 图22的电子设备C具有：电机驱动装置C1，使用在半导体装置10中集成化或外部连 接在半导体装置10的开关输出级，产生电机驱动信号U、V、W;及电机C2,接收电机驱动信号 U、V、W的供给而旋转。半导体装置10是装载在如上所述的印刷布线衬底100(本图中未明确 表示），且作为电机驱动装置Cl的一部分发挥功能。
[0132] 可利用此方式，将半导体装置10(或装载该半导体装置10的印刷布线衬底100)适 用于各种应用。
[0133] 图23是智能手机的外观图。智能手机X是图20中所示的电子设备A的一例，且可较 佳地装载使用有半导体装置1〇(或装载该半导体装置10的印刷布线衬底100)的开关电源装 SAl0
[0134] <其他的变化例>
[0135] 另外，本说明书中揭示的各种技术性特征是除了上述实施方式以外，且可在不脱 离其技术性创作的主旨的范围中追加各种变更。即，上述实施方式应视为在所有方面仅为 例示，而非限制性者，本发明的技术性范围应理解为由专利申请的范围而并非上述实施方 式的说明所表示者，且包含有与专利申请的范围均等的含义及属于范围内的所有的变更。
[0136] [产业上的可利用性]
[0137] 本说明书中揭示的发明可例如作为在处理大电流的低电压驱动的半导体装置中 抑制电源变动的方法而较佳地利用。
[0138] [符号的说明]
[0139] 1 开关电源装置
[0140] 10 半导体装置
[0141] IlH 输出晶体管(开关输出级的上侧开关）
[0142] HL 同步整流晶体管(开关输出级的下侧开关）
[0143] 12H 上侧驱动器
[0144] 12L 下侧驱动器
[0145] 13、13b 寄生电阻成分
[0146] 14x、14y、14z、15、15b 寄生电感成分
[0147] 20 旁路电容器
[0148] 21 电容成分
[0149] 22 等效串联电阻成分
[0150] 23 等效串联电感成分
[0151] 30 输出电感器
[0152] 31 电感成分
[0153] 32 等效串联电阻成分
[0154] 40 输出电容器
[0155] 41 电容成分
[0156] 42 等效串联电阻成分
[0157] 43 等效串联电感成分
[0158] 50 电源线
[0159] 60 接地线
[0160] 70 开关线
[0161] 51、61、71 寄生电感成分
[0162] 52,62,72 寄生电阻成分
[0163] 80 输出线
[0164] 100 印刷布线衬底
[0165] HO 多层衬底
[0166] 201、202 栅格
[0167] 203,204 第 1 布线层
[0168] TlO 开关端子
[0169] Tll、Tlla ~Tlld 电源端子
[0170] T12、T12a ~T12d 接地端子
[0171] Pl 第1电源线
[0172] Pla 干线部
[0173] Plb 支线部
[0174] P2 第2电源线
[0175] P3x、P3y 层间连接部
[0176] P3、P3b、P3c、P3d 层间连接部
[0177] Gl 第1接地线
[0178] Gla 干线部
[0179] Glb 支线部
[0180] G2 第2接地线
[0181] G3x、G3y、G3z 层间连接部
[0182] G3、G3b、G3c、G3d 层间连接部
[0183] A、B、C 电子设备
[0184] Al 开关电源装置
[0185] A2 负载
[0186] Bl 发送装置
[0187] B2 接收装置
[0188] Cl 电机驱动装置
[0189] C2 电机
[0190] X 智能手机
【主权项】
1. 一种印刷布线衬底，其特征在于:包含 多层衬底； 电源线，铺设在所述多层衬底且连接有半导体装置的电源端子列;及 接地线，铺设在所述多层衬底且连接有所述半导体装置的接地端子列； 所述电源线及所述接地线的至少其中一个包含： 第1布线图案，形成在所述多层衬底的表面； 第2布线图案，形成在所述多层衬底的内部;及 层间连接部，以绕过所述电源端子列或所述接地端子列的至少一部分的方式，将所述 第1布线图案与所述第2布线图案之间电气导通。2. 根据权利要求1所述的印刷布线衬底，其特征在于:所述第2布线图案的宽度、厚度、 或导电率大于所述第1布线图案的宽度、厚度、或导电率。3. 根据权利要求1所述的印刷布线衬底，其特征在于:所述层间连接部是形成在所述电 源端子列或所述接地端子列的近端或正下方。4. 根据权利要求2所述的印刷布线衬底，其特征在于:所述层间连接部是形成在所述电 源端子列或所述接地端子列的近端或正下方。5. 根据权利要求1至4中任一项所述的印刷布线衬底，其特征在于:将所述第1布线图案 与所述第2布线图案之间隔开的绝缘层的厚度未达200μπι。6. 根据权利要求1至4中任一项所述的印刷布线衬底，其特征在于:所述电源线的第2布 线图案与所述接地线的第2布线图案是以各个电流方向成为逆向的方式相互重叠地铺设。7. 根据权利要求5所述的印刷布线衬底，其特征在于:所述电源线的第2布线图案与所 述接地线的第2布线图案是以各个电流方向成为逆向的方式相互重叠地铺设。8. -种电子设备，其特征在于具有： 根据权利要求1至7中任一项所述的印刷布线衬底、及 装载在所述印刷布线衬底的半导体装置。9. 根据权利要求8所述的电子设备，其特征在于：多个设置在所述半导体装置的外部端 子均为引脚、焊球、或电极焊垫，且在封装的底面以阵列状排列。10. 根据权利要求8或9所述的电子设备，其特征在于:所述半导体装置是作为使用连接 于电源端子与接地端子之间的开关输出级，自电源电压产生期望的输出电压的电源装置的 一部分发挥功能。11. 根据权利要求8或9所述的电子设备，其特征在于:所述半导体装置是作为使用连接 于电源端子与接地端子之间的开关输出级，发送数字信号的发送装置的一部分发挥功能。12. 根据权利要求8或9所述的电子设备，其特征在于:所述半导体装置是作为使用连接 于电源端子与接地端子之间的开关输出级，将电机驱动的电机驱动装置的一部分发挥功 能。
【文档编号】H05K1/02GK106068056SQ201610202340
【公开日】2016年11月2日
【申请日】2016年4月1日 公开号201610202340.1, CN 106068056 A, CN 106068056A, CN 201610202340, CN-A-106068056, CN106068056 A, CN106068056A, CN201610202340, CN201610202340.1
【发明人】永里政嗣
【申请人】罗姆股份有限公司