一种八分频器电路的制作方法
【技术领域】
[0001]本实用新型涉及集成电路的技术领域，具体涉及一种八分频器电路。
【背景技术】
[0002]随着通信技术的发展，分频器广泛应用于无线通信和光纤通信领域中。随着通信频段的不断提高，为了达到高速通信的要求，对分频器进行高速、低功耗的优化设计已成为一大热点。在工艺方面，随着CMOS工艺的发展，器件尺寸越来越小，而MOS管的工作频率几乎接近GaAs器件，因此CMOS工艺成为当前主流工艺。在电路结构方面，由于源极耦合逻辑电路在低频段，要实现正确的逻辑功能，必须利用大宽长比的MOS管，这样不但增加了芯片的面积和功耗，也会给系统带来额外的噪声。中国专利ZL201310612776.4公开了一种基于电流镜开关逻辑的除二分频器电路，该发明专利利用PMOS管替代传统除二分频器中负载电阻，减小了芯片面积；以有源器件代替无源器件避免了电阻作为电流镜开关一种导通的缺陷，同时，两个PMOS管的交替导通，在相同频率下降小了功耗，但是该专利不能满足八分频器对速度、噪音等各方面的要求。
【实用新型内容】
[0003]为解决上述技术问题，本实用新型提供了一种八分频器电路，该八分频器电路通过在高频段采用改进的源耦合逻辑(SCL)电路，在低频段采用具有自锁存特性的D触发器，不仅提高了速度，而且减少了芯片的功耗和面积，也降低了噪声。
[0004]本实用新型通过以下技术方案得以实现。
[0005]本实用新型提供的一种八分频器电路，包括同步四分频电路和二分频电路；所述同步四分频电路与信号输入端连接，所述同步四分频电路的信号输出端与二分频电路的信号输入端连接，所述二分频电路的输出端输出分频信号。
[0006]所述同步四分频电路由第一主从D触发器、第二主从D触发器、第三主从D触发器和或门构成；所述第一主从D触发器、第二主从D触发器和第三主从D触发器的CLK端均与时钟信号输出端连接，所述第一主从D触发器的Q端与第二主从D触发器的D端连接，所述第二主从D触发器的Q端与第三主从D触发器的D端连接，所述第二主从D触发器、第三主从D触发器的QB端分别与或门的信号输入端连接，所述或门的信号输出端与第一主从D触发器的D端连接。
[0007]所述第二主从D触发器包括第一至第九开关管和第二反相器组成，所述第四开关管和第五开关管的源极均与电源端连接，栅极均接地，所述第四开关管的漏极与第九开关管的漏极连接，第五开关管的漏极与第一开关管的漏极连接；所述第九开关管和第一开关管的栅极均与第二开关管的漏极连接；第二开关管的源级接地，栅极与CLK输入端连接；所述第二反相器的输入端与第二开关管的栅极连接，所述第二反相器的输出端与第三开关管的栅极连接；所述第三开关管的源级接地，漏极分别与第六开关管、第七开关管的源级连接；所述第一开关管的漏极、第六开关管的栅极和第七开关管的漏极均与QB输出端连接，所述第九开关管的漏极、第六开关管的漏极和第七开关管的栅极均与Q输出端连接。
[0008]所述第一主从D触发器和第三主从D触发器的电路相同，均由第十至第十八开关管和第一反相器组成，所述第十七开关管和第十八开关管的源极均与电源端连接，栅极均接地，所述第十七开关管的漏极与第十开关管的漏极连接，所述第十八开关管的漏极与第十一开关管的漏极连接；所述第十开关管、第十一开关管的源级均与第十二开关管的漏极连接；所述第十二开关管的源级接地，栅极与CLK输入端连接；所述第十六开关管的漏极和源级分别与第十开关管的漏极和源级连接；所述第一反相器的输入端与CLK输入端连接，输出端与第十三开关管的栅极连接；所述第十三开关管的源级接地，漏极分别与第十四开关管和第十五开关管的源级连接；所述第十四开关管的漏极、第十五开关管的栅极和第十七开关管的漏极均与Q输出端连接；所述第十八开关管的漏极、第十四开关管的栅极和第十五开关管的漏极均与QB输出端连接。
[0009]所述二分频电路为静态D触发器。
[0010]所述静态D触发器包括第十九至第二十二开关管、第三至第七反相器，所述第十九至第二十二开关管的栅极均与CLK输入端连接，所述第十九开关管的源级与D端连接，漏极经第六反相器与第二十一开关管的源级连接；所述第二十一开关管的漏极经第三反相器与Q端连接；所述第十九开关管的漏极还与第二十开关管的漏极连接，所述第二十开关管的源极经第七反相器与第二十一开关管的源级连接；第二十一开关管的漏极还与第二十二开关管的漏极连接，第二十二开关管的源级依次经过第四反相器、第五反相器与QB端连接；所述第五反相器的信号输入端还与第三反相器的信号输出端连接。
[0011]本实用新型的有益效果在于:通过调整开光管的尺寸，使D触发器的输出摆幅为200mV?400mV，从而降低电路功耗，缓和了功耗和速度之间的矛盾，用“或”门来实现计数器的逻辑功能，降低D触发器的负载电容，不但简化了电路设计，而且避免了单独设计逻辑门带来的寄生参数影响，减少速度的损失，采用静态D触发器实现2分频，不但可以减少芯片面积，也可以降低噪声和功耗。
【附图说明】
[0012]图1是本实用新型的结构框图；
[0013]图2是图1中同步四分频电路的结构框图；
[0014]图3是图2第二主从D触发器的电路图；
[0015]图4是图2第一和第三主从D触发器的电路图；
[0016]图5是图1中二分频电路的电路图。
[0017]图中:101-同步四分频电路，102- 二分频电路。
【具体实施方式】
[0018]下面进一步描述本实用新型的技术方案，但要求保护的范围并不局限于所述。
[0019]如图1所示的一种八分频器电路，包括同步四分频电路101和二分频电路102 ;所述同步四分频电路101与信号输入端连接，所述同步四分频电路101的信号输出端与二分频电路102的信号输入端连接，所述二分频电路102的输出端输出分频信号。
[0020]如图2所示，所述同步四分频电路101由第一主从D触发器DFF1、第二主从D触发器DFF2、第三主从D触发器DFF3和或门构成；所述第一主从D触发器DFF1、第二主从D触发器DFF2和第三主从D触发器DFF3的CLK端均与时钟信号输出端连接，所述第一主从D触发器DFFl的Q端与第二主从D触发器DFF2的D端连接，所述第二主从D触发器DFF2的Q端与第三主从D触发器DFF3的D端连接，所述第二主从D触发器DFF2、第三主从D触发器DFF3的QB端分别与或门的信号输入端连接，所述或门的信号输出端与第一主从D触发器DFFl的D端连接。由于该同步四分频电路是整个八分频电路中工作频率最高的部分，因此对它的电路设计尤为重要。在同步四分频电路中，第一主从D触发器DFFl和第三主从D触发器DFF3采用带“或”门的主从式D触发器，第二主从D触发器DFF2采用不带“或”门的主从式D触发器。
[0021 ] 如图3所示，所述第二主从D触发器DFF2包括第一至第九开关管和第二反相器G2组成，所述第四开关管M4和第五开关管M5的源极均与电源端连接，栅极均接地，所述第四开关管M4的漏极与第九开关管M9的漏极连接，第五开关管M5的漏极与第一开关管Ml的漏极连接；所述第九开关管M9和第一开关管Ml的栅极均与第二开关管M2的漏极连接；第二开关管M2的源级接地，栅极与CLK输入端连接；所述第二反相器G2的输入端与第二开关管M2的栅极连接，所述第二反相器G2的输出端与第三开关管M3的栅极连接；所述第三开关管M3的源级接地，漏极分别与第六开关管M6、第七开关管M7的源级连接；所述第一开关管Ml的漏极、第六开关管M6的栅极和第七开关管M7的漏极均与QB输出端连接，所述第九开关管M9的漏极、第六开关管M6的漏极和第七开关管M7的栅极均与Q输出端连接。
[0022]本实用新型采用的改进型的D-Latch电路图。SCL结构的主从D触发器是一种低摆幅的电流导引逻辑结构，由两个D-Latch组成。由于开第二开关管M2、第三开关管M3的源极接地，可以提高电路的工作速度。为了减少Q、QB端的RC常数，以获得最大工作速度，用第四开关管M4和第五开关管M5代替常用的电阻，第四开关管M4和第五开关管M5均是PMOS管，由于两管子的栅极直接接地，所以工作在线性区。通过调整开关管尺寸，使D触发器的输出摆幅为200mV?400mV，从而降低电路功耗，缓和了功耗和速度之间的矛盾。
[0023]如图4所示，所述第一主从D触发器DF