一种事件顺序记录系统的制作方法
【技术领域】
[0001]本实用新型涉及自动化控制领域，特别涉及一种事件顺序记录系统。
【背景技术】
[0002]SOE(Sequence Of Event)，即事件顺序记录，是根据数字电平变化的方式记录时间，来判断被监控设备开关动作的时序，用于事故的事后分析。
[0003]传统的生产计数方法中的计数器利用DI (Digital input，数据量输入)变位信息作加法的方式累加进行计数，主要存在以下问题:生产计数的显示，一般是由计数器与上位机之间的通讯传输数据，如果通讯断了，计数器本身不带存储功能，待通讯恢复后，生产数据会存在突变，而不清楚原因，存在漏计的问题，且没有核对的信息。
【发明内容】
[0004]本实用新型实施例提供了一种事件顺序记录系统，旨在解决现有事件顺序记录系统的漏计的问题。
[0005]本实用新型实施例提供了一种事件顺序记录系统，包括:
[0006]用于对输入的数字电平进行隔离的光耦隔离模块，所述数字电平映射被监控设备的开关动作；
[0007]用于对所述数字电平进行存储控制和传输控制的控制模块；
[0008]用于对所述数字电平进行存储的存储模块；
[0009]用于将所述数字电平传输给上位机的通信模块；
[0010]所述光耦隔离模块与所述控制模块连接，所述控制模块与所述存储模块和通信模块连接。
[0011]本实用新型提供的技术方案带来的有益效果是:
[0012]从上述本实用新型实施例可知，由于通过光耦隔离模块对输入的数字电平进行隔离，控制模块对数字电平进行存储控制和传输控制，存储模块对数字电平进行存储，通信模块将数字电平传输给上位机，光耦隔离模块与控制模块连接，控制模块与存储模块和通信模块连接，因此，实现了事件顺序记录系统无漏计。
【附图说明】
[0013]为了更清楚地说明本实用新型实施例中的技术方案，下面将对实施例描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本实用新型的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
[0014]图1为本实用新型一种事件顺序记录系统的结构示意图；
[0015]图2为本实用新型一种事件顺序记录系统光耦隔离模块的电路原理图；
[0016]图3为本实用新型一种事件顺序记录系统控制模块的电路原理图；
[0017]图4为本实用新型一种事件顺序记录系统存储模块的电路原理图；
[0018]图5为本实用新型一种事件顺序记录系统通信模块的电路原理图。
【具体实施方式】
[0019]为使本实用新型的目的、技术方案和优点更加清楚，下面将结合附图对本实用新型实施方式作进一步地详细描述。
[0020]本实用新型一种事件顺序记录系统的结构示意图，参见图1，包括:用于对输入的数字电平进行隔离的光耦隔离模块01，数字电平映射被监控设备的开关动作；用于对数字电平进行存储控制和传输控制的控制模块02 ;用于对数字电平进行存储的存储模块03 ;用于将数字电平传输给上位机的通信模块04 ;光耦隔离模块01与控制模块02连接，控制模块02与存储模块03和通信模块04连接。
[0021 ] 参见图2，光耦隔离模块包括光耦UO、第一电阻Rl、第二电阻R2、第三电阻R3、第一电容Cl和第二电容C2 ；
[0022]光親UO的正极与第一电阻Rl的第一端和第一电容Cl的第一端连接，光親UO的负极和第一电容Cl的第二端为光親隔离模块的第一输入端，光親UO的集电极与第二电阻R2的第一端和第三电阻R3的第一端连接，光耦UO的发射极和第二电容C2的第一端共接于电源地，第一电阻Rl的第二端为光耦隔离模块的第二输入端，第三电阻R3的第二端和第二电容C2的第二端为光耦隔离模块的输出端，第二电阻R2的第二端与第一电源连接。
[0023]参见图3，控制模块包括微处理器Ul0
[0024]微处理器Ul的通用数据输入输出端为控制模块的第一输出端，微处理器Ul的异步通信接收端为控制模块的第一输入端，微处理器Ul的异步通信发送端为控制模块的第二输出端，微处理器Ul的时钟信号发送端为控制模块的第三输出端，微处理器Ul的总路输入端为控制模块的第二输入端，微处理器Ul的总路输出端为控制模块的第四输出端，微处理器Ul的控制输出端为控制模块的第五输出端。
[0025]具体实施中，微处理器的型号可以为MSP430F5438AIPZR。
[0026]参见图4，存储模块包括存储器U9、第四电阻R50、第五电阻R61、第六电阻R62、第七电阻R51、第八电阻R30、第九电阻R63、第十电阻R64和第三电容C33。
[0027]存储器U9的片选信号输入端与第四电阻R50的第一端和第五电阻R61的第一端连接，存储器U9的数据输出端与第六电阻R62的第一端连接，存储器U9的写保护端与第七电阻R51的第一端连接，存储器U9的电源端与第二电源、第三电容C33的第一端、第八电阻R30的第一端、第四电阻R50的第二端和第七电阻R51的第二端连接，存储器U9的参考地端和第三电容C33的第二端共接于电源地，存储器U9的保存输入端与第八电阻R30的第二端连接，存储器U9的时钟输入端与第九电阻R63的第一端连接，存储器U9的数据输入端与第十电阻R64的第一端连接，第五电阻R61的第二端为存储模块的第一输入端，第六电阻R62的第二端为存储模块的第一输出端，第九电阻R63的第二端为存储模块的第二输入端，第十电阻R64的第二端为存储模块的第三输入端。
[0028]具体实施中，存储器的型号可以为W25Q32BVSSIG。
[0029]参见图5，通信模块包括三通道数字隔离器U7、收发器U5、第一瞬态抑制二极管TVS1、第二瞬态抑制二极管TVS2、第三瞬态抑制二极管TVS3、第^^一电阻R27、第十二电阻R28、第十三电阻R29、第十四电阻R21、第十五电阻R22、第十六电阻R23、第十七电阻R17、第十八电阻R18、第十九电阻RT1、第二十电阻RT2、第四电容C15、第五电容C27和第六电容C26。
[0030]三通道数字隔离器U7的第一电源端与第三电源、第四电容C15的第一端、第十二电阻R28的第一端和第十三电阻R29的第一端连接，三通道数字隔离器U7的第一参考地端、三通道数字隔离器U7的第二参考地端、三通道数字隔离器U7的第三参考地端、第四电容C15的第二端、第五电容C27的第一端、第十四电阻R21的第一端、收发器U5的参考地端、第六电容C26的第一端、第十八电阻R18的第一端、第二瞬态抑制二极管TVS2的第一端、第三瞬态抑制二极管TVS3的第一端共接于电源地，三通道数字隔离器U7的第一数据输入端与第五电容C27的第二端为通信模块的第一输入端，，三通道数字隔离器U7的第二数据输入端为通信模块的第二输入端，三通道数字隔离器U7的第一数据输出端和第十二电阻R28的第二端为通信模块的第一输出端，三通道数字隔离器U7的第一控制端与第十三电阻R29的第二端连接，三通道数字隔离器U7的第二电源端与第四电源、第五电容C27的第二端、第十五电阻R22的第一端、第十六电阻R23的第一端、收发器U5的电源端、第六电容C26的第二端和第十七电阻R17的第一端连接，三通道数字隔离器U7的第二数据输出端与收发器U5的数据使能端、第十四电阻R21的第二端和收发器U5的写使能端连接，三通道数字隔离器U7的第三数据输出端与收发器U5的数据输入端和第十五电阻R22的第二端连接，三通道数字隔离器U7的第三数据输入端与收发器U5的数据输出端的第二端连接，三通道数字隔离器U7的第二控制端与第十六电阻R23的第二端连接，收发器U5的第一数据输出端与第十八电阻R18的第二端、第