百分之五十占空比的可编程分频器的制造方法
【专利说明】
【技术领域】
[0001]本实用新型涉及电路设计领域，特别涉及一种百分之五十占空比的可编程分频器。
【【背景技术】】
[0002]锁相环(PLL)在不同的应用时，通常需要根据输入的不同的参考时钟，产生出需要的频率。可编程的分频器是这种多模式应用的锁相环的重要组成部分。但是传统的可编程分频器产生出来的时钟并不是50%占空比。为了得到50%占空比的时钟，需要让锁相环产生2倍频然后再分频得到。这样增加了电路的功耗和压控振荡器(VCO)的工作范围。
[0003]因此，有必要提出一种改进的百分之五十占空比的可编程分频器来克服上述问题。
【【实用新型内容】】
[0004]本实用新型的目的之一在于提供一种百分之五十占空比的可编程分频器，其在没有明显增加电路功耗和面积的情况下，可产生占空比接近50%的各种分频比时钟。
[0005]为了解决上述问题，本实用新型提供一种可编程分频器，其能够基于分频系数对源时钟进行分频得到50%占空比的分频后时钟信号，其包括:分频系数设定电路，用于设定分频系数；时钟源选择电路，其控制端与分频系数设定电路的输出端相连，其在分频系数为奇数时，选择源时钟和源时钟的反向时钟中的一个作为触发时钟输出，在分频系数为偶数时，选择源时钟和源时钟的反向时钟中的另一个作为触发时钟输出；计数器，基于初始值以预定步长进行累加或累减计数得到计数值，在所述计数值等于预定阈值时，将计数值复位为初始值，之后继续进行重复计数，其中基于所述分频系数确定初始值、预定阈值和预定步长；装载信号产生电路，其输入端与计数器的输出端相连，其接收计数器输出的计数值，在计数值等于预定阈值时，输出第一电平的装载信号，否则输出第二电平的装载信号；延时选择电路，其输入端与装载信号产生电路的输出端相连，在分频系数为奇数时，将装载信号产生电路输出的装载信号延时预定时长后输出，在分频系数为偶数时，直接将装载信号产生电路输出的装载信号输出；占空比控制信号产生电路，其一个输入端与分频系数设定电路的输出端相连，另一个输入端与计数器的输出端相连，接收计数器输出的计数值以及分频系数设定电路输出的分频系数，并比较所述计数值和所述分频系数，在所述计数值等于分频系数的1/2向下取整后的整数时，其输出有效的占空比控制信号，否则，其输出无效的占空比控制信号；状态保持电路，其输入端与延时选择电路的输出端相连，其接收延时选择电路输出的装载信号或经过延时的装载信号，其时钟端接收所述时钟源选择电路输出的触发时钟，其复位端接收所述占空比控制信号产生电路输出的占空比控制信号，在所述装载信号为第一电平时，所述状态保持电路进入锁定状态以使得其输出端输出的信号锁定为第一电平，在所述占空比控制信号为有效时，复位所述状态保持电路以使得所述状态保持电路解除所述锁定状态进入采样状态，在采样状态下，所述状态保持电路在触发时钟的触发跳变沿时采样其输入端输入的装载信号或经过延时的装载信号作为其输出端输出的信号，直到再次从采样状态进入锁定状态，基于所述状态保持电路的输出端输出的信号获得分频得到的50%占空比的分频后时钟信号。
[0006]进一步的，在分频系数为奇数时，所述时钟源选择电路选择源时钟的反向时钟作为触发时钟输出，在分频系数为偶数时，选择源时钟作为触发时钟输出，在分频系数为奇数时，所述延时选择电路将装载信号产生电路输出的装载信号延时所述源时钟的一个时钟周期后输出，第一电平为高电平，第二电平为低电平。
[0007]进一步的，所述初始值等于所述分频系数，所述预定阈值为0，所述预定步长为1，所述计数器进行的是累减计数。
[0008]进一步的，所述计数值为N位的二进制数，所述分频系数为一个N位的二进制数，所述占空比控制信号产生电路确定所述分频系数中的前N-1位形成的二进制数中的各个位与所述计数值中的后N-1位形成的二进制数中的对应位是否相等，同时确定所述计数值中的第N位是否为0，如果确定所述分频系数中的前N-1位形成的二进制数中的各个位与所述计数值中的后N-1位形成的二进制数中的对应位相等，同时确定所述计数值中的第N位为0，所述占空比控制信号产生电路输出有效的占空比控制信号，否则，其输出无效的占空比控制信号，N为大于等于2的整数。
[0009]进一步的，在采样状态下，所述状态保持电路在触发时钟的上升沿采样其输入端输入的装载信号或经过延时的装载信号作为其输出端输出的信号。
[0010]进一步的，所述状态保持电路包括或非门N0R10、非门invl3和触发器DFF4，所述触发器DFF4的输出端Q与或非门NORlO的一个输入端相连，或非门NORlO的另一个输入端作为状态保持电路的输入端与延时选择电路的输出端相连，或非门N0R10的输出端与非门invl3的输入端相连，非门invl3的输出端与触发器DFF4的输入端D相连，触发器DFF4的时钟端elk作为状态保持电路的时钟端与所述时钟源选择电路的输出端相连，复位端接收所述占空比控制信号产生电路输出的占空比控制信号产生电路的输出端相连。
[0011]进一步的，所述时钟源选择电路包括反相器inv4和inv5，以及选通器MUX1，所述源时钟elk连接至反相器inv4的输入端，反相器inv4的输出端与反相器inv5的输入端相连，反相器inv5的输出端与选通器MUXl的第一输入端相连，反相器inv4的输出端与选通器MUXl的第二输入端相连，选通器MUXl的输出端作为时钟源选择电路的输出端输出触发时钟clk_sel，在分频系数为奇数时，所述选通器MUXl将第二输入端连通至其输出端，在分频系数为偶数时，所述选通器MUXl将第一输入端连通至其输出端。
[0012]进一步的，所述延时选择电路包括触发器DFF2和选通器MUX2，触发器DFF2的复位端连接分频器的复位信号resetb，其时钟端接收源时钟缓冲后的时钟ckbuf，其输入端D接收所述装载信号产生电路输出的装载信号，其输出端Q连接至选通器MUX2的第一输入端，选通器MUX2的第二输入端接收所述装载信号产生电路输出的装载信号，在分频系数为奇数时，选通器MUX2将其第一输入端连通至其输出端，以输出经过预定延时的装载信号，在分频系数为偶数时，选通器MUX2将其第二输入端连通至其输出端，以直接将装载信号产生电路输出的装载信号输出。
[0013]与现有技术相比，本实用新型中的提出了一种对于各种分频模式都能产生50%占空比时钟的可编程分频器，它不需要让压控振荡器工作在2倍频，减少了功耗。【【附图说明】】
[0014]为了更清楚地说明本实用新型实施例的技术方案，下面将对实施例描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本实用新型的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动性的前提下，还可以根据这些附图获得其它的附图。其中:
[0015]图1为本实用新型中的可编程分频器在一个实施例中的结构框图；
[0016]图2为本实用新型中的可编程分频器在另一个实施例中的结构框图。
【【具体实施方式】】
[0017]为使本实用新型的上述目的、特征和优点能够更加明显易懂，下面结合附图和【具体实施方式】对本实用新型作进一步详细的说明。
[0018]此处所称的“一个实施例”或“实施例”是指可包含于本实用新型至少一个实现方式中的特定特征、结构或特性。在本说明书中不同地方出现的“在一个实施例中”并非均指同一个实施例，也不是单独的或选择性的与其他实施例互相排斥的实施例。除非特别说明，本文中的连接、相连、相接的表示电性连接的词均表示直接或间接电性相连。
[0019]图1为本实用新型中的可编程分频器100在一个实施例中的结构框图。如图1所示，所述可编程分频器100包括分频系数设定电路110、计数器120、装载信号产生电路130、延时选择电路140、状态保持电路150、占空比控制信号产生电路160和时钟源选择电路 170。
[0020]所述分频系数设定电路110用于设定分频系数din_ctl，通过其输出端输出所述分频系数din_ctl。比如，设定分频系数din_ctl为20或21，或者其它值，这需要由开发者或用户根据需要设定。
[0021]所述时钟源选择电路170的控制端与分频系数设定电路110的输出端相连，并接收所述分频系数din_ctl，其输入端接收源时钟elk。在分频系数din_ctl为奇数时，所述时钟源选择电路170选择源时钟elk和源时钟elk的反向时钟ckb中的一个作为触发时钟clk_sel通过其输出端输出，在分频系数din_ctl为偶数时，所述时钟源选择电路170选择源时钟elk和源时钟的反向时钟ckb中的另一个作为触发时钟clk_sel通过其输出端输出。在一个实施例中，在分频系数为奇数时