一种可同时进行加减计数的电路的制作方法
【技术领域】
[0001] 本实用新型涉及一种可同时进行加减计数的电路。
【背景技术】
[0002] FPGA (Field - Programmable Gate Array)，即现场可编程门阵列，它是在 PAL、 GAUCPLD等可编程器件的基础上进一步发展的产物。它是作为专用集成电路（ASIC)领域 中的一种半定制电路而出现的，既解决了定制电路的不足，又克服了原有可编程器件门电 路数有限的缺点，以硬件描述语言（Verilog或VHDL)所完成的电路设计，可以经过简单的 综合与布局，快速的烧录至FPGA上进行测试，是现代IC设计验证的技术主流。这些可编 辑元件可以被用来实现一些基本的逻辑门电路（比如AND、0R、X0R、N0T)或者更复杂一些的 组合功能比如解码器或数学方程式。在大多数的FPGA里面，这些可编辑的元件里也包含记 忆元件例如触发器（Flip - flop)或者其他更加完整的记忆块。故目前采用FPGA (现场可 编程逻辑阵列）实现两个脉冲的同时计数，它通过硬件的并行性实现两个同时出现脉冲的 加减计数，但成本极高，而且在具体使用时需对应设置相匹配的硬件程序，操作较为复杂， 而且稳定性欠佳。
【发明内容】
[0003] 本实用新型的目的在于提供一种可同时进行加减计数的电路，以克服现有技术中 存在的缺陷；本实用新型结构简单，易于实现。
[0004] 为实现上述目的，本实用新型的技术方案是：一种可同时进行加减计数的电路，其 特征在于，包括一计数脉冲输入电路，该计数脉冲输入电路的输出端与一第一触发电路的 第一输入端相连；所述第一触发电路的输出端与一与非门电路的第一输入端相连；所述与 非门电路的第二输入端与一第一计数电路的输出端相连；所述与非门电路的输出端与一第 二触发电路的输入端相连；所述第二触发电路的输出端与一第二计数电路的输入端相连， 且该第二触发电路的输出端还与所述第一触发电路的第二输入端相连。
[0005] 在本实用新型一实施例中，所述第一触发电路包括一 RS触发器4044 ;所述RS触 发器4044的ENABLE端接高电平；所述RS触发器4044的Sl端接所述计数脉冲输入电路输 出的加脉冲信号；所述RS触发器4044的S2端接所述计数脉冲输入电路输出的减脉冲信 号。
[0006] 在本实用新型一实施例中，所述与非门电路包括一第一与非门电路和一第二与非 门电路；所述第一与非门电路的第一输入端与所述RS触发器4044的Ql端相连；所述第二 与非门电路的第一输入端与所述RS触发器4044的Q2端相连。
[0007] 在本实用新型一实施例中，所述第二触发电路包括一 D触发器40175 ;所述D触发 器40175的Dl端与所述第一与非门电路的输出端相连；所述D触发器40175的D2端与所 述第二与非门电路的输出端相连；所述D触发器40175的Ql端连接至所述RS触发器4044 的Rl端；所述D触发器40175的Q2端连接至所述RS触发器4044的R2端。
[0008] 在本实用新型一实施例中，所述第一计数电路包括一计数器4017;所述计数器 4017的CP端与一非门电路的输出端相连；所述非门电路的输入端经第一电阻（Rl)连接至 该非门电路的输出端；所述非门电路的输出端还与所述D触发器40175的CLOCK端相连；所 述计数器4017的CR端与该计数器4017的CT=9端相连；所述计数器4017的QO端与所述 第一与非门电路的第二输入端相连；所述计数器4017的Q4端与所述第二与非门电路的第 二输入端相连。
[0009] 在本实用新型一实施例中，所述第二计数电路包括一计数器40193;所述计数器 40193的CP+端与所述D触发器40175的Ql端相连；所述计数器40193的CP-端与所述D 触发器40175的Q2端相连；所述计数器40193的两端与所述D触发器40175的CLEAR端 相连，并接入一第二电阻（R2)的一端，且该第二电阻（R2)的一端还经一第一电容（Cl)接 地；所述第二电阻（R2)的另一端接高电平；所述计数器40193的R端、DPl端、DP2端、DP3 端以及DP4端相连并接地；所述计数器40193的Ql端、Q2端、Q3端以及Q4端作为所述计 数器40193的计数输出端。
[0010] 相较于现有技术，本实用新型具有以下有益效果：本实用新型所提出的一种可同 时进行加减计数的电路，采用集成电路对同时出现加法端与减法端的脉冲进行加减计数， 具有极低的成本，操作简单，稳定性好，可服了现有技术中所采用的FPGA (现场可编程逻辑 阵列）利用硬件的并行性实现两个脉冲的同时加减计数而造成成本极高的问题。
【附图说明】
[0011] 图1是本实用新型中可同时进行加减计数的电路的电路原理图。
[0012] 图2是本实用新型一实施例中可同时进行加减计数的电路的电路连接示意图。
【具体实施方式】
[0013] 下面结合附图，对本实用新型的技术方案进行具体说明。
[0014] 本实用新型提供一种可同时进行加减计数的电路，如图1所示，包括一计数脉冲 输入电路，该计数脉冲输入电路的输出端与一第一触发电路的第一输入端相连；所述第一 触发电路的输出端与一与非门电路的第一输入端相连；所述与非门电路的第二输入端与一 第一计数电路的输出端相连；所述与非门电路的输出端与一第二触发电路的输入端相连； 所述第二触发电路的输出端与一第二计数电路的输入端相连，且该第二触发电路的输出端 还与所述第一触发电路的第二输入端相连。
[0015] 进一步的，在本实施例中，如图2所示，所述第一触发电路包括一 RS触发器4044 ; 所述RS触发器4044的ENABLE端接高电平，即该芯片的第5端使能端接5V电平；所述RS 触发器4044的Sl端接所述计数脉冲输入电路输出的加脉冲信号；所述RS触发器4044的 S2端接所述计数脉冲输入电路输出的减脉冲信号，即该芯片的第3端接加脉冲信号，第4端 接减脉冲信号。
[0016] 进一步的，在本实施例中，如图2所示，所述与非门电路包括一第一与非门电路U2 和一第二与非门电路U3 ;所述第一与非门电路U2的第一输入端与所述RS触发器4044的 Ql端相连，即该第一与非门电路U2的第一输入端接RS触发器4044的第13端；所述第二 与非门电路U3的第一输入端与所述RS触发器4044的Q2端相连，即该第二与非门电路U3 的第一输入端接RS触发器4044的第9端。
[0017] 进一步的，在本实施例中，如图2所示，所述第二触发电路包括一 D触发器40175 ; 所述D触发器40175的Dl端与所述第一与非门电路U2的输出端相连，即该D触发器40175