一种基于fpga的脉冲可选可调信号发生器的制造方法
【技术领域】
[0001]本实用新型涉及一种基于FPGA的脉冲可选可调信号发生器。
【背景技术】
[0002]为了提高分布式光纤传感系统的空间分辨率，用作分布式光纤传感系统的脉冲激励光信号往往采用电光调制器对中心波长为1550nm的窄线宽连续激光进行调制后获得，然而，为了获得能够满足使用要求的脉冲光信号，必须首先解决电光调制器的脉冲驱动信号的获取问题。在采用转换速度足够快的A/D转换器和带宽合适的接收滤波器的情况下，分布式光纤传感系统的空间分辨率则取决于脉冲光信号的脉冲宽度，而脉冲光信号的脉宽又取决于加载到调制器上的脉冲调制信号的脉冲宽度，而对于不同传感距离的分布式光纤传感系统，其所要求的激励脉冲光信号的脉冲宽度和输出频率也不同，因此，这就要求电脉冲调制信号的脉冲宽度和输出频率能够根据传感系统的实际传感距离进行可控式调节。
[0003]在分布式光纤传感系统中，若单脉冲调制信号的脉宽过宽，则会导致分布式光纤传感系统的空间分辨率降低；但若单脉冲调制信号的脉宽过低时，则经过电光调制器调制后所得到的单脉冲光信号将会受到声子寿命的影响而明显降低传感系统的传感距离。因此，本实用新型公布了一种基于FPGA的脉冲可选可调信号发生器，本实用新型是在FPGA开发板上同时产生脉冲宽度和输出频率都能键控式调节的单脉冲调制信号和双脉冲调制信号，再根据实际需要选择合适的脉冲调制信号来驱动电光调制器对中心波长为1550nm的窄线宽连续激光进行调制以获得相应的脉冲光信号，将此脉冲光信号作为分布式光纤传感系统的激励信号能够在保证传感系统有足够远的传感距离的前提下，也同时提高传感系统的空间分辨率。
【实用新型内容】
[0004]本实用新型的目的在于克服分布式光纤传感系统中的电脉冲调制信号的产生环节现有技术的不足，提供一种基于FPGA的脉冲可选可调信号发生器，采用本实用新型可同时产生单脉冲调制信号和双脉冲调制信号，且这两种脉冲调制信号的脉冲宽度和输出频率都具有可键控调节的优点。
[0005]本实用新型的目的是通过以下技术方案来实现的:一种基于FPGA的脉冲可选可调信号发生器所涉及的电路单元包括晶振单元电路、PLL倍频电路、分频电路、调频电路1、调频电路I1、单脉宽调节电路、双脉宽调节电路、多路选择器和脉冲信号调理电路，PLL倍频电路接收来自晶振电路的基准时钟信号并将此基准时钟信号做倍频处理，PLL倍频电路的输出端与分频电路的输入端连接，分频电路的输出端同时连接有调频电路I和调频电路II，单脉宽调节电路接收调频电路I的输出信号，双脉宽调节电路接收调频电路II的输出信号，单脉宽调节电路和双脉宽调节电路的输出端都与多路选择器的输入端相连接，多路选择器的输出端和脉冲信号调理电路的输入端相连接。
[0006]所述的晶振单元电路的输出时钟信号的主频率为50MHz，时钟周期为20ns，晶振单元电路的输出时钟信号作为PLL倍频电路的输入信号。
[0007]所述的PLL倍频电路在FPGA硬件平台上通过在QUARTUS II软件开发环境下采用Verilog HDL语言编写程序来设计出FPGA的PLL倍频电路模块后，再调用名为PLL的IP软核来实现。
[0008]所述的分频电路在FPGA硬件平台上通过在QUARTUS II软件开发环境下采用Verilog HDL语言编写程序设计具有分频功能的模块化电路来实现，本分频电路接收来自PLL倍频电路输出的倍频时钟信号。
[0009]所述的频率调节电路1、频率调节电路I1、单脉宽调节电路和双脉宽调节电路都在FPGA硬件平台上通过在QUARTUS II软件开发环境下采用Verilog HDL语言编写程序对FPGA开发板上的其中4个按键进行抖动滤除和对应功能的按键编码后以键控方式实现脉冲调制信号的脉冲宽度和对应输出频率的调节，频率调节电路I和频率调节电路II同时接收来自分频电路的分频时钟信号，频率调节电路I的输出端接单脉宽调节电路的输入端，双脉宽调节电路接收频率调节电路II的输出信号。
[0010]所述的多路选择器的输入端同时和单脉宽调节电路及双脉宽调节电路的输入端相连接，实现在同一时间内按实际需要选择其中的一种脉冲调制信号输出。
[0011]所述的脉冲信号调理电路为RC滤波电路，接收来自多路选择器的输出信号，实现将接收到的单脉冲调制信号或双脉冲调制信号的负过冲及超限噪声滤除的功能。
[0012]与现有技术相比，本实用新型可同时产生单脉冲调制信号和双脉冲调制信号，在应用中不仅可以根据实际传感系统的具体需要方便灵活地选择符合要求的单脉冲调制信号或者双脉冲调制信号，同时还可对单脉冲调制信号和双脉冲调制信号的输出频率和脉冲宽度进行键控式调节，并且脉冲宽度调节的最小步进量可达到5ns，从而提高系统的空间分辨率和测量精度。
【附图说明】
[0013]图1为本实用新型结构方框图。
[0014]图2为输出频率为20KHz，脉冲宽度为25ns，占空比为0.05%时的单脉冲调制信号(single_pulse_l)仿真结果图。
[0015]图3为输出频率为2KHz，脉冲宽度为100ns，占空比为0.02%时的单脉冲调制信号(single_pulse_2)仿真结果图。
[0016]图4为输出频率为100Hz，脉冲宽度为5us，占空比为0.05%时的单脉冲调制信号(single_pulse_3)仿真结果图。
[0017]图5为双脉冲调制信号(double_pulSe_l)的输出频率为6.5KHz，单脉冲宽度为25ns时的仿真结果图。
[0018]图6为双脉冲调制信号(double_pulse_2)的输出频率为4KHz，单脉冲宽度为50ns时的仿真结果图。
[0019]图7为双脉冲调制信号(double_pulSe_3)的输出频率为100Hz，单脉冲宽度为1.5us时的仿真结果图。
[0020]在图1中，1、FPGA开发板2、晶振电路3、PLL倍频电路4、分频电路5、调频电路I 6、调频电路II 7、单脉宽调节电路8、双脉宽调节电路9、多路选择器10、脉冲信号调理电路。
[0021]在图2?图7中，elk为晶振电路输出的50MHz的基准时钟信号，它的时钟周期为20ns，cl_200为对50MHz基准时钟信号做四倍频后得到的