一种基于反相逻辑的三模冗余表决电路的制作方法
【技术领域】
[0001] 本实用新型涉及数字电路领域，具体为一种基于反相逻辑的三模冗余表决电路。
【背景技术】
[0002] 目前，三模冗余（TMR)技术在高可靠处理器设计中广泛应用，TMR表决电路实现三 举二的逻辑判断，需要在每个TMR节点处插入，其性能和硬件消耗对整体设计影响很大。
[0003] 设TMR表决电路的三个输入为A、B和C，输出为Y，表决电路的逻辑表达式为Y = AB+AC+BC。公开的TMR表决电路设计均是依据其逻辑表达式进行直接映射，电路结构如图 1所示，图1所示电路结构的晶体管级电路如图2所示，电路共需要26个MOS管，三输入或 门引入三个串联PMOS，导致电路中最长串联路径为6个PMOS管（图2中201~206)。由 于空穴的迀移率仅为电子迀移率的1/4~1/2,同等尺寸的前提下，基于空穴导电的PMOS管 的开关传输速率仅为NMOS的1/4~1/2。图1的电路结构未考虑CMOS的输出均为反相逻 辑的特点，会导致电路结构中较长的PMOS串联链引起表决电路的性能损失。 【实用新型内容】
[0004] 针对现有技术中存在的问题，本实用新型提供一种TMR表决电路硬件消耗低，关 键路径缩短的基于反相逻辑的三模冗余表决电路。
[0005] 本实用新型是通过以下技术方案来实现：
[0006] 基于反相逻辑的三模冗余表决电路，包括第一两输入与非门、第二两输入与非门、 第三两输入与非门及三输入与非门；三模冗余表决电路的三个输入两两分别连接至第一两 输入与非门、第二两输入与非门、第三两输入与非门的输入端，第一、二、三与非门的输出端 分别连接至三输入与非门的三个输入端，三输入与非门的输出端输出三模冗余表决电路的 输出信号。
[0007] 优选的，第一、二、三两输入与非门分别为由四个M0S管组成的第一逻辑门。
[0008] 进一步，第一逻辑门包括由两个并联的PMOS管组成的上拉管，以及两个串联的 NM0S管组成的下拉管。
[0009] 优选的，三输入与非门为由六个M0S管构成的第二逻辑门。
[0010] 进一步，第二逻辑门包括由三个并联的PMOS管组成的上拉管，以及三个串联的 NM0S管组成的下拉管。
[0011] 与现有技术相比，本实用新型具有以下有益的技术效果：
[0012] 本实用新型通过多个与非门的组合设置，在保证输入输出不变的同时，将电路逻 辑进行优化转变，用满足与非型的反向表达式
]逻辑表决电路改进了满 足与或型正向逻辑表达式Y = AB+BC+AC的逻辑表决电路，使之不仅能够满足CMOS电路输 出的反相特征，而且降低了硬件消耗，消除了耗时的PMOS串联链，硬件消耗降低30. 7%，最 长PMOS串联链缩短了原来的1/3 ;结构合理，设计巧妙，传输效率高，功耗小。
[0013] 进一步的，通过将表决电路的表达式分别进行映射，通过不同结构及连接的M0S 管的设置，满足其各电路部分的逻辑功能，结构简单，布置方便。
【附图说明】
[0014] 图1为现有技术中TMR表决电路的电路结构。
[0015] 图2为现有技术中TMR表决电路中PMOS串联链示意图。
[0016] 图3为本实用新型中TMR表决电路的原理图。
[0017] 图4为本实用新型中TMR表决电路的晶体管级结构示意图。
[0018] 图中：A、B和C分别为三模冗余表决电路的三个输入，Y为三模冗余表决电路输出； 201、202、203、204、205和206为现有技术中三模冗余表决电路中最长串联路径为6个PMOS 管；301为第一两输入与非门，302为第二两输入与非门，303为第三两输入与非门，304为三 输入与非门，第一逻辑门405,406和407为构成第一逻辑门的两个PMOS管，408和409为 构成第一逻辑门的两个NM0S管，第二逻辑门410,411、412和402为构成第二逻辑门的三个 PMOS管，414、415和416为构成第二逻辑门的三个NM0S管，401为本实用新型最长PMOS串 联链中的一个PMOS管。
【具体实施方式】
[0019] 下面结合附图对本实用新型做进一步的详细说明，所述是对本实用新型的解释而 不是限定。
[0020] 本实用新型所述的一种基于反相逻辑的三模冗余表决电路，通过与非型的反相表 达：
（寸TMR表决电路的与或型正相逻辑表达式Y = AB+BC+AC进行优化， 使之满足CMOS电路输出的反相特征，将反相逻辑表达式映射为基于反相逻辑的TMR表决电 路。
[0021] 具体的，如图3所示，其电路结构包括第一两输入与非门301、第二两输入与非门 302、第三两输入与非门303及三输入与非门304。TMR表决电路的三个输入A、B和C，以 其中任意两个为单元将其分为三组AB、AC和BC，将三组信号分别连接至第一两输入与非门 301、第二两输入与非门302、第三两输入与非门303的输入端，并将第一、二、三与非门的输 出端连接至三输入与非门304的三个输入端，三输入与非门304的输出端输出的即为TMR 表决电路的最终输出，也就是其需要的输出信号Y。
[0022] 参考图3和图4,其中，第一、二、三两输入与非门分别为四个M0S管构成的基本的 第一逻辑门405 ;在第一逻辑门405中上拉管为两个并联的PMOS管，图中的标号分别为406 和407,下拉管两个串联的NM0S管，图中的标号分别为408和409。
[0023] 其中，三输入与非门304为六个M0S管构成的基本的第二逻辑门410 ;在第二逻辑 门410中上拉管三个并联的PMOS管，图中的标号分别为411，412和402,下拉管三个串联的 NM0S管，图中的标号分别为414,415和416。
[0024] 如图3和图4所示，本实用新型公开的一种基于反相逻辑的三模冗余表决电路仅 需要18个M0S管，最长PMOS串联链为2个PMOS管，图中标号为401和402,与如图1和图 2所示的已公开的基于Y = AB+BC+AC的电路相比，硬件消耗降低30. 7%，最长PMOS串联链 缩短了原来的1/3,缩短了关键路径。
【主权项】
1. 基于反相逻辑的三模冗余表决电路，其特征在于，包括第一两输入与非门（301)、第 二两输入与非门（302)、第三两输入与非门（303)及三输入与非门（304); 三模冗余表决电路的三个输入两两分别连接至第一两输入与非门（301)、第二两输入 与非门（302)、第三两输入与非门（303)的输入端，第一、二、三与非门（301、302、303)的输 出端分别连接至三输入与非门（304)的三个输入端，三输入与非门（304)的输出端输出三 模冗余表决电路的输出信号。2. 根据权利要求1所述的基于反相逻辑的三模冗余表决电路，其特征在于，所述的第 一、二、三两输入与非门（301、302、303)分别为由四个MOS管组成的第一逻辑门（405)。3. 根据权利要求2所述的基于反相逻辑的三模冗余表决电路，其特征在于，第一逻辑 门（405)包括由两个并联的PMOS管组成的上拉管，以及两个串联的NMOS管组成的下拉管。4. 根据权利要求1所述的基于反相逻辑的三模冗余表决电路，其特征在于，所述的三 输入与非门（304)为由六个MOS管构成的第二逻辑门（410)。5. 根据权利要求4所述的基于反相逻辑的三模冗余表决电路，其特征在于，第二逻辑 门（410)包括由三个并联的PMOS管组成的上拉管，以及三个串联的NMOS管组成的下拉管。
【专利摘要】本实用新型提供一种TMR表决电路硬件消耗低，关键路径缩短的基于反相逻辑的三模冗余表决电路，其包括第一两输入与非门、第二两输入与非门、第三两输入与非门及三输入与非门；三模冗余表决电路的三个输入两两分别连接至第一两输入与非门、第二两输入与非门、第三两输入与非门的输入端，第一、二、三与非门的输出端分别连接至三输入与非门的三个输入端，三输入与非门的输出端输出三模冗余表决电路的输出信号。在保证输入输出不变的同时，将电路逻辑进行优化转变，用满足与非型的反向表达式的逻辑表决电路，使之不仅能够满足CMOS电路输出的反相特征，而且降低了硬件消耗，硬件消耗降低30.7％，最长PMOS串联链缩短了原来的1/3。
【IPC分类】H03K19/20
【公开号】CN204615806
【申请号】CN201520338597
【发明人】陈庆宇, 马徐瀚, 赵鲲鹏, 吴龙胜, 盛廷义
【申请人】中国航天科技集团公司第九研究院第七七一研究所
【公开日】2015年9月2日
【申请日】2015年5月22日