一种数字信号处理器的时钟产生电路的制作方法
【技术领域】
[0001]本实用新型涉及一种数字信号处理器的时钟产生电路
【背景技术】
[0002]随着天气雷达和计算机技术的发展，当前主流的天气雷达信号处理器均采用具有高性能处理能力和高速通信接口的数字信号处理系统。具有高性能处理能力的数字信号处理系统会搭载多片可独立控制的可编程器件，各器件之间相互协助，完成更为负责的数据处理。
[0003]通常来说，天气雷达信号处理器包括处理回波信号、产生控制信号以及交互雷达命令和数据等功能。在信号处理器中，为简化高性能数字信号处理器的设计复杂度以及调试难度，我们将各功能模块相对独立，采用三个可编程器件来协助完成天气雷达信号处理器的各个功能，这三个可编程器件即为控制信号产生及雷达状态采集器、回波信号处理及总线数据转发器、高速通信接口。此时，为保证各模块之间数据传输的正确性和传输效率，三个可编程器件的时钟相参性就变得非常重要。
[0004]为上述三个可编程器件提供时钟的传统时钟产生电路主要包括如下两种:
[0005]1、如图1所示，直接采用三个高稳定度的晶振即晶体振荡器为三个可编程器件分别提供时钟，根据三个可编程器件对时钟频率以及幅度的具体要求，选择合理的时钟使其正常工作。
[0006]上述时钟产生电路存在如下缺点:
[0007](I)由于三个可编程器件之间的时钟相对独立，不具任何相位和频率的参考性，所以在数据传输时，很难同时满足高传输效率和数据正确率的要求；
[0008](2)由于晶振的振荡幅度较大，使用晶振对整板信号具有一定干扰，而晶振数量越多，干扰信号也就越多，对模拟部分的性能恶化就越严重；
[0009](3)部分接口器件在某些特定使用场合下其时钟频率并非标称值，所以晶振难以满足使用要求，导致通用性较差。
[0010]2、如图2所示，采用可编程器件CPLD或FPGA作为时钟发生器，利用晶振提供初始始终形成始终发生电路，CPLD内部不具备锁相环电路，所以可选择高倍时钟分频的方法获取三个可编程器件的时钟，FPGA内部具有锁相环电路，也可调用FPGA内部的锁相环电路直接完成从一个信号到多个信号的转换。
[0011]上述时钟产生电路存在如下缺点:
[0012](I)由于三个可编程器件的时钟频率需求不同，若采用CPLD分频获取的方法，那么输入时钟频率必须是三个可编程器件时钟的公倍数，常用的晶振频率不一定能满足要求；
[0013](2)由于FPGA的外围配置以及供电要求都更加复杂，所以基于FPGA的时钟发生电路具有体积大、成本尚以及调试复杂等缺点。【实用新型内容】
[0014]本实用新型的目的就在于为了解决上述问题而提供一种仅采用一个晶振且干扰小、通用性强的数字信号处理器的时钟产生电路。
[0015]本实用新型通过以下技术方案来实现上述目的:
[0016]一种数字信号处理器的时钟产生电路，包括晶振，还包括可编程时钟合成器和CPLD，所述可编程时钟合成器内设有锁相环/分频器、压控振荡器和I2C总线接口，所述CPLD内设有定时器、触发器、移位寄存器、加法器、数据选择器和数据比较器，所述定时器的输出端和所述数据比较器的输出端分别与所述触发器的触发输入端连接，所述触发器的触发输出端分别与所述加法器的触发输入端和所述移位寄存器的触发输入端连接，所述加法器的输出端与所述数据选择器的地址输入端连接，所述数据选择器的输出端分别与所述移位寄存器的输入端和所述数据比较器的输入端对应连接，所述移位寄存器的输出端与所述数据比较器的输入端对应连接，所述移位寄存器的总线端口与所述I2C总线接口连接，所述晶振的输出端与所述压控振荡器的输入端连接，所述压控振荡器和所述I2C总线接口分别与所述锁相环/分频器连接，所述锁相环/分频器的输出端分别与所述数字信号处理器的控制信号产生及雷达状态采集器、回波信号处理及总线数据转发器、高速通信接口连接。
[0017]作为优选，所述可编程时钟合成器的型号为“⑶CE937”，所述CPLD的型号为“EPM570T100”。
[0018]本实用新型的有益效果在于:
[0019]本实用新型采用可编程时钟合成器产生多路数字时钟，采用CPLD基于移位寄存器实现I2C协议灵活操作可编程时钟合成器，具有以下优点:
[0020]1、降低了数字信号处理器内数字时钟对高速采样的干扰；
[0021]2、降低了数字信号处理器内多模块数据交互的复杂度，控制灵活；
[0022]3、提升了数字信号处理器内模块通信的稳定性；
[0023]4、增强了数字信号处理器内时钟设置的灵活性和通用性。
【附图说明】
[0024]图1是传统时钟产生电路的电路框图之一；
[0025]图2是传统时钟产生电路的电路框图之二 ；
[0026]图3是本实用新型所述数字信号处理器的时钟产生电路的电路框图。
【具体实施方式】
[0027]下面结合附图对本实用新型作进一步说明:
[0028]如图3所示，本实用新型所述数字信号处理器的时钟产生电路包括晶振、型号为“CDCE937”的可编程时钟合成器和型号为“EPM570T100”的CPLD，所述可编程时钟合成器内设有锁相环/分频器、压控振荡器和I2C总线接口，所述CPLD内设有定时器、触发器、移位寄存器、加法器、数据选择器和数据比较器，定时器的输出端和数据比较器的输出端分别与触发器的触发输入端连接，触发器的触发输出端分别与加法器的触发输入端和移位寄存器的触发输入端连接，加法器的输出端与数据选择器的地址输入端连接，数据选择器的输出端分别与移位寄存器的输入端和数据比较器的输入端对应连接，移位寄存器的输出端与数据比较器的输入端对应连接，移位寄存器的总线端口与I2C总线接口连接，晶振的输出端与压控振荡器的输入端连接，压控振荡器和I2C总线接口分别与锁相环/分频器连接，锁相环/分频器的输出端分别与数字信号处理器的控制信号产生及雷达状态采集器、回波信号处理及总线数据转发器、高速通信接口连接。
[0029]上述结构中，定时器用于产生上电复位信号，上电后经过一定时间后电路板达到稳定状态，进入稳态后产生复位完成信号，触发器根据该信号发起可编程时钟合成器的配置；触发器用于产生配置使能信号，通过不同的复位信号以及数据比较器的输出信号确定是否需要对可编程时钟合成器进行配置或重新配置；加法器用于产生数据选择器的选择地址，根据不同的选择地址输出不同的值，共计64组输出；数据选择器内部自带64个待选择数据，根据加法器输出的地址，选择对应的数据输出至移位寄存器；移位寄存器产生I2C时序，实现并行数据至串行数据的转换和串行数据至并行数据的转换，配置可编程时钟合成器时采用并行数据转串行数据的方式，回读可编程时钟合成器内部寄存器值时采用串行数据转并行数据的方式；数据比较器用于比较回读到的可编程时钟合成器内部寄存器值与配置值是否一致，触发器通过数据比较器输出产生重新配置信号。
[0030]本实用新型采用CPLD并基于其内部的移位寄存器实现I2C协议灵活操作可编程时钟合成器，由可编程时钟合成器通过一个晶振的初始时钟信号产生三个高性能数字信号处理器所需的时钟信号，并将三个时钟信号分别输出给高性能数字信号处理器的控制信号产生及雷达状态采集器、回波信号处理及总线数据转发器、高速通信接口，为高性能数字信号处理器精确实现各种功能提供基础。
[0031]上述实施例只是本实用新型的较佳实施例，并不是对本实用新型技术方案的限制，只要是不经过创造性劳动即可在上述实施例的基础上实现的技术方案，均应视为落入本实用新型专利的权利保护范围内。
【主权项】
1.一种数字信号处理器的时钟产生电路，包括晶振，其特征在于:还包括可编程时钟合成器和CPLD，所述可编程时钟合成器内设有锁相环/分频器、压控振荡器和I2C总线接口，所述CPLD内设有定时器、触发器、移位寄存器、加法器、数据选择器和数据比较器，所述定时器的输出端和所述数据比较器的输出端分别与所述触发器的触发输入端连接，所述触发器的触发输出端分别与所述加法器的触发输入端和所述移位寄存器的触发输入端连接，所述加法器的输出端与所述数据选择器的地址输入端连接，所述数据选择器的输出端分别与所述移位寄存器的输入端和所述数据比较器的输入端对应连接，所述移位寄存器的输出端与所述数据比较器的输入端对应连接，所述移位寄存器的总线端口与所述I2C总线接口连接，所述晶振的输出端与所述压控振荡器的输入端连接，所述压控振荡器和所述I2C总线接口分别与所述锁相环/分频器连接，所述锁相环/分频器的输出端分别与所述数字信号处理器的控制信号产生及雷达状态采集器、回波信号处理及总线数据转发器、高速通信接口连接。2.根据权利要求1所述的数字信号处理器的时钟产生电路，其特征在于:所述可编程时钟合成器的型号为“CDCE937”，所述CPLD的型号为“EPM570T100”。
【专利摘要】本实用新型公开了一种数字信号处理器的时钟产生电路，包括晶振、可编程时钟合成器和CPLD，可编程时钟合成器内设有锁相环/分频器、压控振荡器和I2C总线接口，CPLD内设有定时器、触发器、移位寄存器、加法器、数据选择器和数据比较器，用于产生控制信号的CPLD的移位寄存器与所述I2C总线接口连接，晶振与压控振荡器的输入端连接，压控振荡器和I2C总线接口分别与锁相环/分频器连接，锁相环/分频器的输出端分别与数字信号处理器的三个可编程器件连接。本实用新型采用可编程时钟合成器产生多路数字时钟，采用CPLD基于移位寄存器实现I2C协议灵活操作可编程时钟合成器，具有干扰小、结构较为简单、控制灵活、稳定性高、通用性强的优点。
【IPC分类】H03L7/18, H03L7/099
【公开号】CN204681338
【申请号】CN201520513027
【发明人】罗继成
【申请人】成都远望科技有限责任公司
【公开日】2015年9月30日
【申请日】2015年7月15日