一种调整时钟占空比的装置的制造方法
【技术领域】
[0001]本实用新型属于半导体集成电路技术领域，具体涉及一种调整时钟占空比的装置。
【背景技术】
[0002]在过去的几十年中，集成电路技术得到了迅猛的发展。特别是以通讯为首的电子系统，向着高速率、高性能、高集成度、低成本的方向不断向前发展。这就对系统中的各个模块提出了更高的要求。如模数转换器，系统要求提高模数转换器的采样速率、量化精度等要求的同时，也希望提高模数转换器的转换效率，降低其功耗。
[0003]随着采样速率和输入信号频率的提高，模数转换器对时钟信号的质量要求越来越高。例如在流水线模数转换器中，除了要求时钟电路具有低噪声特性外，还要求其将占空比不理想的外部输入时钟调整为指定占空比的内部时钟。传统占空比调整技术多利用调整时钟沿斜率的方式来调整占空比。但是调整斜率的办法对占空比的调整范围有限，而且会引入大量的噪声。
【实用新型内容】
[0004]本实用新型的目的是提供一种调整时钟占空比的装置，实现了可以在不增加时钟信号噪声的前提下对输入的时钟信号占空比进行调整。
[0005]本实用新型所采用的技术方案是，一种调整时钟占空比的装置，包括延时链电路，延时链电路传输信号给脉冲产生器a，脉冲产生器a和脉冲产生器b传输信号给脉冲合并器，脉冲合并器输出信号给占空比检测器，占空比检测器还接收占空比信号，占空比检测器传输信号给延时链电路。
[0006]本实用新型的特点还在于，
[0007]其中延时链电路包括偶数个延时可控的反相器。
[0008]其中脉冲产生器a和脉冲产生器b均为均由数字逻辑门电路组成。
[0009]其中脉冲合并器包括有门电路和晶体管。
[0010]其中占空比检测器为一个低通滤波电路。
[0011]本实用新型的有益效果是，一个延时链电路、两个脉冲产生器、一个脉冲合成器和一个占空比检测电路。输入时钟有两个传播路径:其一，先后经过延时链电路和脉冲产生器，该路径产生一个和输入时钟存在一定相位差的脉冲信号；其二，直接输入到脉冲产生器，这两个脉冲信号具有相同的频率，不同的相位。脉冲合并器将这两个脉冲合并后，输出一个具有特定占空比的时钟信号。占空比检测电路用于检测输出时钟的占空比。通过设置其参数，反馈控制延时链的延时量，实现输出时钟占空比的控制。本发明电路利用时钟信号的一个跳变沿，产生新时钟需要的两个跳变沿。这样就扩大了电路允许的输入占空比范围和可控的输出占空比范围。而且，在调整占空比的过程里，尽可能地减小时钟信号其中一个跳变沿引入的噪声。该跳变沿可以被用作采样电路的采样沿。
【附图说明】
[0012]图1是本实用新型一种调整时钟占空比的装置的结构示意图；
[0013]图2是本实用新型一种调整时钟占空比的装置中延时链电路的电路连接图；
[0014]图3是本实用新型一种调整时钟占空比的装置中脉冲产生器的电路连接图；
[0015]图4是本实用新型一种调整时钟占空比的装置中脉冲合成器的电路连接图；
[0016]图5是本实用新型一种调整时钟占空比的装置中占空比检测器的电路连接图。
[0017]图中，1.延时链电路，2.脉冲产生器a，3.脉冲产生器b，4.脉冲合并器，5.占空比检测器。
【具体实施方式】
[0018]下面结合附图和【具体实施方式】对本实用新型进行详细说明。
[0019]本实用新型提供了一种调整时钟占空比的装置，如图1所示，包括输入时钟信号CLKin连接到延时链电路I的输入端和脉冲产生器b3的输入端，延时链电路I的输出信号为CLKd，CLKd经过脉冲产生器a2后成为窄脉冲信号PULSEd，脉冲产生器2的输出信号为窄脉冲信号PULSEdO ;脉冲产生器a2和脉冲产生器b3的输出信号传递给脉冲合并器4，脉冲合并器4的输出信号为CLKout ;脉冲合并器4的输出端连接到占空比检测器5的输入端，并且占空比检测器5将输出信号DCC反馈到延时链电路，作为控制延时量的控制信号；
[0020]其中延时链电路I的电路连接关系如图2所示，包括偶数个反相器，每个反相器的充电电流都是可控的；时钟信号CLKin经过偶数个反相器后产生延迟的同相位时钟，通过调节反相器的充电能力，即可以调整延时链输出时钟的延时量。
[0021]其中脉冲产生器a2和脉冲产生器b3的电路连接关系如图3所示，包括一个与门和奇数个反相器组成；输入时钟信号Ci的上升沿经过与门后，成为输出时钟PO的上升沿；时钟Ci的上升沿经过奇数个反相器延时后，再输入到与门，成为时钟PO的下降沿；在本实用新型中输入时钟CLKin和延时链输出时钟CLKd都是脉冲产生器的输入。脉冲产生器1、脉冲产生器2输出时钟PULSE0、PULSEd的上升沿和下降沿都是由输入时钟CLKin的上升沿产生；且HJLSEO的上升沿经过的门电路最少，延时量最小，引入的噪声最低；
[0022]其中脉冲合成器4的电路连接关系如图4所示，包括晶体管匪2，晶体管匪2负责将脉冲信号HJLSEO的上升沿转化为输出时钟CLKout的上升沿；晶体管PM3负责将脉冲信号PULSEd的上升沿转化为输出时钟CLKout的下降沿，并且反相器INV3、INV4组成了一个锁存器，当时钟PULSEO、PULSEd都为低电平时，这一个锁存器可以稳定晶体管MP3、匪2的漏端电压；
[0023]其中占空比检测器5的电路连接关系如图5所示，包括电阻分压电路，占空比检测器的输入为CLKout和Duty，输出为占空比控制信号DCC ;信号CLKout是本实用新型电路的输出时钟；信号Duty是占空比控制信号；信号DCC用于控制延时链电路的延时量。
[0024]在本实用新型中，输入时钟信号CLKin经过了两个信号路径成为输出时钟CLKout0其中一条是直接输入到脉冲产生器2，产生了脉冲信号PULSE0。信号PULSEO输入到驱动脉冲合并器后，脉冲合并器输出时钟CLKout的上升沿。这一路径上的门电路最少，电路引入的噪声最低，可以保证时钟沿的噪声特性。而另一路径上，时钟CLKin经过了延时链才输入到脉冲产生器1，然后到脉冲合成器。这一路径主要是为了实现占空比的调整。该信号路径产生的输出信号CLKout的下降沿的比上升沿大，不建议作为采样电路的采样沿使用。
【主权项】
1.一种调整时钟占空比的装置，其特征在于，包括延时链电路(1)，延时链电路(I)传输信号给脉冲产生器a(2)，脉冲产生器a(2)和脉冲产生器b(3)传输信号给脉冲合并器(4)，脉冲合并器⑷输出信号给占空比检测器(5)，占空比检测器(5)还接收占空比信号，占空比检测器(5)传输信号给延时链电路(I)。2.根据权利要求1所述的一种调整时钟占空比的装置，其特征在于，所述延时链电路(I)包括偶数个延时可控的反相器。3.根据权利要求1所述的一种调整时钟占空比的装置，其特征在于，所述脉冲产生器a(2)和脉冲产生器b(3)均为均由数字逻辑门电路组成。4.根据权利要求1所述的一种调整时钟占空比的装置，其特征在于，所述的脉冲合并器(4)包括有门电路和晶体管。5.根据权利要求1所述的一种调整时钟占空比的装置，其特征在于，所述占空比检测器(5)为一个低通滤波电路。
【专利摘要】本实用新型公开了一种调整时钟占空比的装置，包括延时链电路，延时链电路传输信号给脉冲产生器a，脉冲产生器a和脉冲产生器b传输信号给脉冲合并器，脉冲合并器输出信号给占空比检测器，占空比检测器还接收占空比信号，占空比检测器传输信号给延时链电路。实现了可以在不增加时钟信号噪声的前提下对输入的时钟信号占空比进行调整。
【IPC分类】H03K5/135, H03K3/013, H03K3/017
【公开号】CN204906337
【申请号】CN201520664030
【发明人】廖浩勤, 严伟
【申请人】西安启微迭仪半导体科技有限公司
【公开日】2015年12月23日
【申请日】2015年8月28日