兼容pecl/ttl/cmos电平的输出电路的制作方法

文档序号:10129597阅读:719来源:国知局
兼容pecl/ttl/cmos电平的输出电路的制作方法
【技术领域】
[0001] 本实用新型设及一种输出电路,尤其设及一种兼容阳化/1TL/CM0S电平的输出电 路。
【背景技术】
[0002] PECL(positiveemittercoupledlogic)、TTL(transistor-transistorlogic)、 CM0S(complementarymetaloxidesemiconductor)是S种常见的逻辑电平标准,常用于 3. 3或5V供电的电子器件的通信接口中。其逻辑电平定义如下:
[0003]
[0004] 表1.逻辑电平标准
[0005] 传统的阳化电平输出驱动电路需要采用NPNbipolar器件来实现,1TL/CM0S可W 采用CMOS器件来实现。同时对于许多集成电路产品,由于不同的应用场合需要,要求同时 提供PE化/1TL/CM0SS种不同的输出逻辑电平接口。传统方法需要使用3个管脚(PIN1/ 0)来实现,运样的代价将是占用有限的管脚资源,造成忍片成本增加,同时也对于忍片产品 的应用PCB布板造成不方便。 【实用新型内容】
[0006] 本实用新型所要解决的主要技术问题是提供一种输出电路,能够兼容PE化/!TL/ CMOS电平的输出,使用者可W根据需要自由选择需要的逻辑电平标准。
[0007] 为了解决上述的技术问题,本实用新型提供了一种兼容阳化/1TL/CM0S电平的输 出电路,包括:
[0008]一路输入信号INPUT和两路选择信号SEL0/S化1,其通过一逻辑控制模块分 别输出控制电平N1、P2、P3至NMOS管Ni、PMOS管PzW及PMOS管P3的栅极;其中,
[0009] 当第一选择信号SELO为低电平时;若INPUT为高电平,输出电平为PE化高电平; 若INPUT为低电平,输出电平为PE化低电平;
[0010] 当第一选择信号SELO为高电平、第二选择信号SELl为低电平时;若INPUT为高电 平,输出电平为TTL高电平;若INPUT为低电平,输出电平为TTL低电平;
[0011] 当第一选择信号SEL0、第二选择信号SELl均为高电平时;若INPUT为高电平,输 出电平为CMOS高电平;若INPUT为低电平,输出电平为CMOS低电平。
[0012] 在一较佳实施例中:所述输入信号INPUT为CMOS电平,即高电平为Vtt,低电平为 0。
[0013] 在一较佳实施例中:所述NMOS管Ni的源极接地,漏极与PMOS管P2的漏极、PMOS 管Ps的漏极连接形成输出端。
[0014] 在一较佳实施例中:还包括一REF生成模块,其输入端与输入信号INPUT连接,输 出端连接一反馈回路;所述反馈回路的输出电平等于所述REF生成模块的输出参考电平。
[0015] 在一较佳实施例中:所述反馈回路包括OP-AMP运放W及PMOS管Pi。
[0016] 在一较佳实施例中:所述OP-AMP运放的负极输入端与REF生成模块的输出端连 接、输出端与PMOS管Pi的栅极连接、正极输入端与PMOS管P1的漏极连接。
[0017] 在一较佳实施例中:所述REF生成模块包括PMOS管P4,其栅极与输入电平INPUT 连接;漏极通过电流源Il接地,源极为输出端;另有一电流源IO连接于PMOS管P4的源极 与地之间,W及上拉电阻R连接于PMOS管P4的源极与V之间。
[001引在一较佳实施例中:所述R邸生成模块的输出电平Vkw的计算公式为:=y('(.-R^UO+INPUT* /1)。
[0019] 在一较佳实施例中:所述电阻R和电流源I0、I1设计满足如下计算式:R*(I0+I1) =1. 7V,R*I0 =IV。
[0020] 相较于现有技术,本实用新型具有W下有益效果:
[0021] 本实用新型提供了一种兼容PE化/1TL/CM0S电平的输出电路可应用在集成电路 忍片产品中,利用忍片内部的编程控制位,实现在通过单个输出管脚(I/0PIN)上复用输出 阳CL/TTL/CM0SS种不同的逻辑接口电平,提高了忍片产品应用的适用性及便利性。
【附图说明】
[0022] 图1为本实用新型优选实施例的电路图;
[0023] 图2为本实用新型优选实施例中REF生成模块的电路图。
【具体实施方式】
[0024] 下文结合附图和具体实施例对本实用新型做进一步说明。 阳02引参考图1,一种兼容阳化/TTL/CM0S电平的输出电路,包括: 阳0%] -路输入信号INPUT和两路选择信号SEL0/S化1 ;所述输入信号INPUT为CMOS电 平,即高电平为Vee,低电平为0。输入信号INPUT和两路选择信号SEL0/SEL1通过一逻辑控 制模块分别输出控制电平N1、P2、P3至NMOS管Ni、PM0S管PzW及PMOS管P3的栅极;其中, m=SEU)*IPUNT、Pl=SELQ*SEL\*INPUT'P3 =沈LO;因此输出信号INPUT、选择信 号SEL0、S化1W及控制电平N1、P2、P3的逻辑关系真值表如下:
[0027]
阳02引 表2
[0029] 所述NMOS管Ni的源极接地,漏极与PMOS管P2的漏极、PMOS管P3的漏极连接形成 输出端。
[0030] W及一REF生成模块,其输入端与输入信号INPUT连接,输出端连接一反馈回路; 所述反馈回路的输出电平等于所述REF生成模块的输出参考电平。
[0031] 所述反馈回路包括OP-AMP运放W及PMOS管Pi。所述OP-AMP运放的负极输入端 与REF生成模块的输出端连接、输出端与PMOS管Pi的栅极连接、正极输入端与PMOS管P1 的漏极连接。
[0032] 所述REF生成模块包括PMOS管P4,其栅极与输入电平INPUT连接;漏极通过电流 源Il接地,源极为输出端;另有一电流源IO连接于PMOS管P4的源极与地之间,W及上拉 电阻R连接于PMOS管P4的源极与VCC之间。所述REF生成模块的输出电平VKW的计算公式 为: 阳的3] 戸*因' =-嚴气巧夺勘奶T*il)
[0034] 下面具体分析每种状态下,所述输出电路的输出电平逻辑: 阳03引 1)参考表2,当SELO为0时,当SELO为0时,无论SELO为0或1,控制电平Nl、P2、 P3均为0、1、0。因此NMOS管Ni关断、PMOS管Pz关断、PMOS管导通。因此,此时输出的 电平为反馈回路的输出参考电平。又如前所述,反馈回来的输出参考电平等于REF生成模 块的输出电平Vkw。其计算值为:
[0036] f邸f=Kec-巧 * (/0 +INPUT* /i}
[0037] 因此,当INPUT为高电平时,PMOS管P4关断,VKEP=Vcc-R*I〇,因此设计电阻R和电 流源IO满足R*I〇 =IV,即可使得Vkw=VCC-1,从而满足阳化高电平的输出条件。 阳03引 同理,当INPUT为低电平时,PMOS管Pa导通,VKEF=VCC-R* (lO+n),因此设计电阻 R和电流源IO满足R* (10+11) = 1.7V,即可使得Vkep=Vc广1.7,从而满足阳化低电平的 输出条件。
[0039] 2)当第一选择信号SELO为1、第二选择信号SELl为O时追制电平P2、P3均为1, 因此PMOS管Pz和PMOS管P3总是处于关断状态,因此,此时输出的电平呈开漏的状态。当INPUT为高电平时,控制电平Nl为0,NMOS管Ni关断,输出为高电平,满足TTL高电平的输 出条件。 W40] 同理,当INPUT为低电平时,控制电平NI为1,NMOS管Ni导通,输出为低电平,满 足TTL低电平的输出条件。
[OOW如当第一选择信号SELO为1、第二选择信号SELl为1时追制电平P3、总为高电 平,因此PMOS管Ps总是处于关断状态。当INPUT为高电平时,控制电平Nl为0,P2为0, NMOS管Ni关断,PMOS管P2导通;输出为高电平,满足CMOS高电平的输出条件。
[0042] 同理,当INPUT为低电平时,控制电平Nl为1,P2为LNMOS管Ni导通,PMOS管?2 关断;输出为低电平,满足CMOS低电平的输出条件。
[0043] W上所述,仅为本实用新型较佳的【具体实施方式】,但本实用新型的保护范围并不 局限于此,任何熟悉本技术领域的技术人员在本实用新型掲露的技术范围内,可轻易想到 的变化或替换,都应涵盖在本实用新型的保护范围之内。因此,本实用新型的保护范围应该 W权利要求的保护范围为准。
【主权项】
1. 一种兼容PECL/TTL/CMOS电平的输出电路,其特征在于包括: 一路输入信号INPUT和两路选择信号SEL0/SEL1,其通过一逻辑控制模块分别输出控 制电平N1、P2、P3至NM0S管以及PM0S管?3的栅极;其中,当第一选择信号SEL0为低电平时;若INPUT为高电平,输出电平为PECL高电平;若 INPUT为低电平,输出电平为PECL低电平; 当第一选择信号SEL0为高电平、第二选择信号SEL1为低电平时;若INPUT为高电平, 输出电平为TTL高电平;若INPUT为低电平,输出电平为TTL低电平; 当第一选择信号SEL0、第二选择信号SEL1均为高电平时;若INPUT为高电平,输出电 平为CMOS高电平;若INPUT为低电平,输出电平为CMOS低电平。2. 根据权利要求1所述的一种兼容PECL/TTL/CMOS电平的输出电路,其特征在于:所 述输入信号INPUT为CMOS电平,即高电平为Vee,低电平为0。3. 根据权利要求2所述的一种兼容PECL/TTL/CMOS电平的输出电路,其特征在于:所 述NM0S管&的源极接地,漏极与PM0S管P 2的漏极、PM0S管P 3的漏极连接形成输出端。4. 根据权利要求3所述的一种兼容PECL/TTL/CMOS电平的输出电路,其特征在于:还 包括一 REF生成模块,其输入端与输入信号INPUT连接,输出端连接一反馈回路;所述反馈 回路的输出电平等于所述REF生成模块的输出参考电平。5. 根据权利要求4所述的一种兼容PECL/TTL/CMOS电平的输出电路,其特征在于:所 述反馈回路包括OP-AMP运放以及PM0S管P1D6. 根据权利要求5所述的一种兼容PECL/TTL/CMOS电平的输出电路,其特征在于:所 述OP-AMP运放的负极输入端与REF生成模块的输出端连接、输出端与PM0S管Pi的栅极连 接、正极输入端与PM0S管Pi的漏极连接。7. 根据权利要求6所述的一种兼容PECL/TTL/CMOS电平的输出电路,其特征在于:所 述REF生成模块包括PM0S管P4,其栅极与输入电平INPUT连接;漏极通过电流源II接地, 源极为输出端;另有一电流源10连接于PM0S管P4的源极与地之间,以及上拉电阻R连接 于PM0S管?4的源极与V 之间。8. 根据权利要求7所述的一种兼容PECL/TTL/CMOS电平的输出电路,其特征在于:所 述REF生成模块的输出电平VREF的计算公式为:9. 根据权利要求8所述的一种兼容PECL/TTL/CMOS电平的输出电路,其特征在于:所 述电阻R和电流源10、II设计满足如下计算式:R*(I0+I1) = 1. 7V,R*I0 = IV。
【专利摘要】本实用新型提供了一种兼容PECL/TTL/CMOS电平的输出电路,包括:一路输入信号INPUT和两路选择信号SEL0/SEL1,其通过一逻辑控制模块分别输出控制电平N1、P2、P3至NMOS管N1、PMOS管P2以及PMOS管P3的栅极;其中,P3=SEL0;通过逻辑控制模块使得控制电平控制NMOS管N1、PMOS管P2以及PMOS管P3的导通或关断,使得输出电平分别满足PECL/TTL/CMOS的逻辑输出标准。
【IPC分类】H03K19/0185
【公开号】CN205039798
【申请号】CN201520752787
【发明人】林少衡
【申请人】厦门优迅高速芯片有限公司
【公开日】2016年2月17日
【申请日】2015年9月25日
网友询问留言 已有0条留言
  • 还没有人留言评论。精彩留言会获得点赞!
1